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教程资料 gps的c_a码的跟踪环的研究的fpga实现

gps的c_a码的跟踪环的研究的fpga实现
https://www.eeworm.com/dl/fpga/doc/18192.html
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模拟电子 基于多环锁相宽带细步进频率合成器的设计

为了满足宽频段、细步进频率综合器的工程需求,对基于多环锁相的频率合成器进行了分析和研究。在对比传统单环锁相技术基础上,介绍了采用DDS+PLL多环技术实现宽带细步进频综,输出频段10~13 GHz,频率步进10 kHz,相位噪声达到-92 dBc/Hz@1 kHz,杂散抑制达到-68 dBc,满足实际工程应用需求。 ...
https://www.eeworm.com/dl/571/20345.html
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模拟电子 基于ADF4111的锁相环频率合成器设计

为得到性能优良、符合实际工程的锁相环频率合成器,提出了一种以ADI的仿真工具ADIsimPLL为基础,运用ADS(Advanced Design System 2009)软件的快速设计方法。采用此方法设计了频率输出为930~960 MHz的频率合成器。结果表明该频率合成器的锁定时间、相位噪声以及相位裕度等指标均达到了设计目标。 ...
https://www.eeworm.com/dl/571/20485.html
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教程资料 基于FPGA的数字三相锁相环的优化设计

数字三相锁相环中含有大量乘法运算和三角函数运算,占用大量的硬件逻辑资源。为此,提出一种数字三相锁相环的优化实现方案,利用乘法模块复用和CORDIC算法实现三角函数运算,并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明,优化后的数字三相锁相环大大节省了FPGA的资源,并能快速、准确 ...
https://www.eeworm.com/dl/fpga/doc/32702.html
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可编程逻辑 基于FPGA的数字三相锁相环的优化设计

数字三相锁相环中含有大量乘法运算和三角函数运算,占用大量的硬件逻辑资源。为此,提出一种数字三相锁相环的优化实现方案,利用乘法模块复用和CORDIC算法实现三角函数运算,并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明,优化后的数字三相锁相环大大节省了FPGA的资源,并能快速、准确 ...
https://www.eeworm.com/dl/kbcluoji/40355.html
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数据结构 我自己写的一个解决约瑟夫环的小程序

我自己写的一个解决约瑟夫环的小程序,对学习数据结构的朋友可能有一些帮助,tc2编译通过
https://www.eeworm.com/dl/654/112095.html
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微处理器开发 ARM开发中Wiggler调试ADS1.2环境搭建!!! 重要!

ARM开发中Wiggler调试ADS1.2环境搭建!!! 重要!
https://www.eeworm.com/dl/655/124794.html
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驱动编程 基于vc++6.0环境的cypress USB 驱动源代码

基于vc++6.0环境的cypress USB 驱动源代码,支持块、计时、中断等传输方式。直接可以使用。
https://www.eeworm.com/dl/618/166803.html
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其他 IDC3516-4-20mA电流环隔离接口芯片的应用

IDC3516-4-20mA电流环隔离接口芯片的应用
https://www.eeworm.com/dl/534/176212.html
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编译器/解释器 C编译器,在VC6.0环境下开发

C编译器,在VC6.0环境下开发,是C的一个简单编译器,但可以运行任何C程序,可以函数嵌套
https://www.eeworm.com/dl/628/177066.html
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