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操作系统开发  两条5级的并行流水线

两条5级的并行流水线，乘法器还有一个简单的中断系统（带一个中断管理的‘操作系统’吧），再加上一个编译器。主要是说明一下CPU的设计方法，还有一些简单的模块例如加法器，乘法器

https://www.eeworm.com/dl/531/323875.html

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Java编程  实现一个具有5段流水线结构的Mips-lite模拟器

实现一个具有5段流水线结构的Mips-lite模拟器，该模拟器结构具有data forwarding，stall 处理等功能

https://www.eeworm.com/dl/633/326215.html

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VHDL/FPGA/Verilog 用VHDL语言开发的一个16位的具有5级流水线的CPU设计

用VHDL语言开发的一个16位的具有5级流水线的CPU设计

https://www.eeworm.com/dl/663/327410.html

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VHDL/FPGA/Verilog cordic verilog 程序及仿真结果 8级流水线

cordic verilog 程序及仿真结果 8级流水线

https://www.eeworm.com/dl/663/331723.html

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系统设计方案  一个关于硬件多线程的论文 ,在流水线中实现的对于硬件爱好者使用

一个关于硬件多线程的论文 ,在流水线中实现的对于硬件爱好者使用

https://www.eeworm.com/dl/678/332287.html

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串口编程  可编程控制器模拟流水线控制

可编程控制器模拟流水线控制，用西门子可编程控制器软件编写的程序

https://www.eeworm.com/dl/624/333775.html

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数学计算  这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.

这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.

https://www.eeworm.com/dl/641/359141.html

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并行计算  本程序完成流水线并行提取等值面功能

本程序完成流水线并行提取等值面功能，采用VTK可视化程序开发包编写

https://www.eeworm.com/dl/694/362188.html

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VHDL/FPGA/Verilog RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优化可实现高效的流水线操作。 RISC 中的数据线为16位。在数据存储器中的0到15的位置放置16个随机数

RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优化可实现高效的流水线操作。 RISC 中的数据线为16位。在数据存储器中的0到15的位置放置16个随机数，求16个数的和，放在数据存储器的16、17的位置，高位在前对这16个数进行排序，从大到小放置在18到33的位置求出前16个数的平均数，放在34的位置 ...

https://www.eeworm.com/dl/663/366291.html

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SCSI/ASPI 这是我个人写的DLX处理器流水线的Verilog代码

这是我个人写的DLX处理器流水线的Verilog代码，在ModelSim中仿真通过，并且在ISE中能综合！即可以下载到FPGA中运行指令，指令可以根据需要定义，也可和相应的编译器配合使用，这里给学习流水线和Verilog的朋友共享。

https://www.eeworm.com/dl/630/371730.html

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