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系统设计方案  给出了一种适用于PHS基带系统中的高性能成形滤波器,对比两种实现方法在基带芯片中的性能,利用最少的非零比特位来表示符号数的编码技术即符号数(Canonic Sign Digit, CSD) 。

给出了一种适用于PHS基带系统中的高性能成形滤波器,对比两种实现方法在基带芯片中的性能,利用最少的非零比特位来表示符号数的编码技术即符号数(Canonic Sign Digit, CSD) 。

https://www.eeworm.com/dl/678/223840.html

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VHDL/FPGA/Verilog 该代码用硬件描述语言Verilog系统地描述了I2C总线接口的位比特主控转换模型。对学习FPGA和I2C总线接口有极大地帮助。

该代码用硬件描述语言Verilog系统地描述了I2C总线接口的位比特主控转换模型。对学习FPGA和I2C总线接口有极大地帮助。

https://www.eeworm.com/dl/663/264241.html

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系统设计方案  AWGN信道下Turbo码误比特率模型在实验基础上

AWGN信道下Turbo码误比特率模型在实验基础上，通过曲线拟合等数学工具，得到加性高斯白噪声信道条件下，信道编码采用turbo码，通信系统端到端的误比特率经验模型。

https://www.eeworm.com/dl/678/274496.html

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技术管理  gb14731-同步数字体系的比特率.rar

gb14731-同步数字体系的比特率.rar

https://www.eeworm.com/dl/642/292766.html

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技术管理  GB 7611-2001-I-数字网系列比特率电接口特性.rar

GB 7611-2001-I-数字网系列比特率电接口特性.rar

https://www.eeworm.com/dl/642/292767.html

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VHDL/FPGA/Verilog vhdl语言编写的实现uart协议的程序,用于rs232电气接口程序开发.支持比特率从2400-115200.

vhdl语言编写的实现uart协议的程序,用于rs232电气接口程序开发.支持比特率从2400-115200.

https://www.eeworm.com/dl/663/297202.html

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压缩解压  VC源码.用于大数检测素性,可用至2048比特的大数

VC源码.用于大数检测素性,可用至2048比特的大数

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matlab例程  对多径信道的仿真输入码元,是一行矩阵,可以是实数也可以是复数％fs是输入码元的比特率％fd是多普勒频移％n_delay是多径信道的径数％t_delay是多径信道各径的时延时间％

对多径信道的仿真输入码元,是一行矩阵,可以是实数也可以是复数％fs是输入码元的比特率％fd是多普勒频移％n_delay是多径信道的径数％t_delay是多径信道各径的时延时间％p_delay是多径信道各径的功率db值

https://www.eeworm.com/dl/665/304120.html

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加密解密  本算法的输入时最大长度小于2128比特的消息串

本算法的输入时最大长度小于2128比特的消息串，输出是512比特的消息摘要，输入消息以1024比特的分组为单位进行处理。真实地模拟了SHA512散列函数发生器

https://www.eeworm.com/dl/519/320609.html

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matlab例程  实现MIMO－OFDM功率、信道、比特等资源自适应分配的注水算法。

实现MIMO－OFDM功率、信道、比特等资源自适应分配的注水算法。

https://www.eeworm.com/dl/665/334697.html

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