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其他  基于FPGA的信号采集及频谱分析

基于FPGA的信号采集及频谱分析，用VHDL编写，压缩包里是Quartus下的工程。AD采样用状态机实现，并存入LPM_RAM。设计了一个UART模块（也是状态机实现的），可将数据发到ＰＣ机上。

https://www.eeworm.com/dl/534/493788.html

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单片机开发  计时显示电路,6片七段数码管显示

计时显示电路,6片七段数码管显示，内部计数器，通过Mealy型状态机实现

https://www.eeworm.com/dl/648/494331.html

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VHDL/FPGA/Verilog veriolg基于状态机的字符检测

从大写和小写的两个字符流里检测出需要的字符，之后输出

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VHDL/Verilog/EDA源码  液晶驱动电路的VHDL源程序

采用状态机实现LCD1602的静态显示，重要程序语句有简介

https://www.eeworm.com/dl/511216.html

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源码  按键单击长击检测

采用状态机检测按键状态，包括单击，长击，连击。有详细代码，原理图

https://www.eeworm.com/dl/513298.html

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源码  序列检测算法

检测“10110”序列的verilogHDL语言，使用状态机实现序列检测

https://www.eeworm.com/dl/515857.html

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技术资料  VHDL语言100例 VHDL学习资料VHDL 编程要点VHDL编程心得体会: 100vhdl例子

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技术资料  IIC接口E2PROM(AT24C64) 读写VERILOG 驱动源码+仿真激励文件: module

IIC接口E2PROM(AT24C64) 读写VERILOG 驱动源码+仿真激励文件:module i2c_dri&nbsp; &nbsp; #(&nbsp; &nbsp; &nbsp; parameter&nbsp; &nbsp;SLAVE_ADDR = 7&#39;b1010000&nbsp; &nbsp;,&nbsp; //EEPROM从机地址&nbsp; &nbsp; &nbsp; parameter&nbsp; &nbsp;CLK_FREQ&nbsp; &nbsp;= 26&#39;d50_000_000, //模块输入的时钟频率 ...

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技术资料  VHDL 基础程序百例 FPGA 逻辑设计源码

VHDL 基础程序百例 FPGA 逻辑设计源码VHDL语言100例第1例带控制端口的加法器第2例无控制端口的加法器第3例乘法器第4例比较器第5例二路选择器第6例寄存器第7例移位寄存器第8例综合单元库第9例七值逻辑与基本数据类型第10例函数第11例七值逻辑线或分辨函数第12例转换函数第13例左移函数第14例七值逻辑程序包第1 ...

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技术资料  基于EtherCAT与CANopen技术

随着工业自动化水平的不断提高，工业控制网络所需负担的工作也日趋繁重，整个网络中传递信息的规模和复杂度也在不断增长，这给控制系统提出了更高的要求。伺服系统作为一种对控制精度、动态响应等性能指标要求很高的控制系统，也必须面对这些问题。本论文研究了将工业以太网技术应用于伺服系统的方法。通过将EtherCAT工业以 ...

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