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有限状态机 的查询结果
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VHDL/FPGA/Verilog 含有各类寄存器
含有各类寄存器，AD和DA转换器，各种算法，有限状态机，还些许组合逻辑电路设计代码
VHDL/FPGA/Verilog UART是一种广泛应用于短距离、低速、低成本通信的串行传输接口.由于常用UART芯片比较复杂且移植性差,提出一种采用可编程器件FPGA实现UART的方法, 实现了对UART的模块化设计.首先简要介绍U
UART是一种广泛应用于短距离、低速、低成本通信的串行传输接口.由于常用UART芯片比较复杂且移植性差,提出一种采用可编程器件FPGA实现UART的方法, 实现了对UART的模块化设计.首先简要介绍UART的基本特点,然后依据其系统组成设计顶层模块,再采用有限状态机设计接收器模块和发送器模块,所有功能的实现全部采用VHDL进行描述,并 ...
VHDL/FPGA/Verilog 分析二进制乘法中计算步骤（多少次加法
分析二进制乘法中计算步骤（多少次加法，何时进行），实现一个有限状态机，执行乘法运算。
书籍 VHDL实用教程
本书比较系统地介绍了 VHDL 的基本语言现象和实用技术 全书以实用和可操作
为基点 简洁而又不失完整地介绍了 VHDL 基于 EDA 技术的理论与实践方面的知识
其中包括 VHDL 语句语法基础知识 第 1 章 第 7 章 逻辑综合与编程技术 第 9 章
有限状态机及其设计 第 10 章 基于 FPGA 的数字滤波器设计 第 11 章 多种常用
的支持 VHD ...
源码 Java排课毕设（含源码）
为了使考核系统软件的开发更容易,这类软件更符合软件工程的要求,本文根据 Struts 和有限状态机的特点,借助于当今公司常用的 Kpi 考核系统,以某个企业 KPI 管理需求为例,讲述了用有限状态机来设计考核系统的方法,以及在 Struts 上具体实现。
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精品软件 ACTIVE HDL 8.4.30
ALDEC公司的Active-HDL是一个开放型的仿真工具。 可支持几乎所有的FPGA/CPLD厂商的产品，设计输入可以原理图或硬件描述语言或有限状态机 方式
精品软件 ACTIVE HDL 8.10
ALDEC公司的Active-HDL是一个开放型的仿真工具。 可支持几乎所有的FPGA/CPLD厂商的产品，设计输入可以原理图或硬件描述语言或有限状态机 方式
精品软件 ACTIVE HDL 9.1
ALDEC公司的Active-HDL是一个开放型的仿真工具。可支持几乎所有的FPGA/CPLD厂商的产品，设计输入可以原理图或硬件描述语言或有限状态机方式。
VHDL/FPGA/Verilog 自动卖报机
自动卖报机，5分一份，有1，2，5分类型的硬币。verilog状态机
单片机开发 在驱动程序中设定了触摸屏所处的7个不同状态
在驱动程序中设定了触摸屏所处的7个不同状态，分别用从-1到5的数字表征，这7个状态构成了一个触摸屏状态机，系统根据当前状态做出下一步的处理，如表1所示。整个软件设计根据功能可以划分为5个部分，分别是初始化、设备打开、读操作、中断处理以及I/O控制 ...