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教程资料 Protel采用数据库的管理方式
Protel 99SE采用数据库的管理方式。Protel 99SE软件沿袭了 Protel 以前版本方便易学的特点，内部界面与 Protel 99 大体相同，新增加了一些功能模块，功能更加强大。新增的层堆栈管理功能，可以设计 32 个信号层，16 个地电层，16 个机械层。新增的 3D 功能让您在加工印制版之前可以看到板的三维效果。增强的打印功能，使您 ...
Genesis EDA工程建模及其管理方法研究2
EDA工程建模及其管理方法研究2
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随着微电子技术与计算机技术的日益成熟，电子设计自动化(EDA)技术在电子产品与集成电路
(IC)芯片特别是单片集成(SoC)芯片的设计应用中显得越来越重要。EDA技术采用“自上至下”的设计思想，允许设计人员能够从系统功能级或电路功能级进行产品或芯片的设计，有利于产品在系统功能 ...
模拟电子 压控振荡器（可编程时钟振荡器）
压控振荡器（可编程时钟振荡器）
模拟电子 时钟及定时指南-德州仪器
时钟及定时指南-德州仪器
模拟电子 多时钟域的异步信号的参考解决
多时钟域的异步信号的参考解决
模拟电子 基于MPC92433的高频时钟电路的设计
提出一种高频时钟电路的设计方案。利用一款先进的可编程时钟合成器MPC92433，基于FPGA的控制，实现4对LVDS信号输出。系统经过测试，输出时钟信号频率达到1 GHz，可以广泛应用到各种数字电路设计中。
模拟电子 时钟抖动和相位噪声对采样系统的影响
如果明智地选择时钟，一份简单的抖动规范几乎是不够的。而重要的是，你要知道时钟噪声的带宽和频谱形状，才能在采样过程中适当地将它们考虑进去。很多系统设计师对数据转换器时钟的相位噪声和抖动要求规定得不够高，几皮秒的时钟抖动很快就转换成信号路径上的数分贝损耗。
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模拟电子 时钟抖动时域分析(下)
时钟抖动时域分析(下):
模拟电子 使用时钟PLL的源同步系统时序分析
使用时钟PLL的源同步系统时序分析一）回顾源同步时序计算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解释以上公式中各参数的意义：Etch Delay：与常说的飞行时 ...