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教程资料  Xilinx UltraScale：为您未来架构而打造的新一代架构

　　Xilinx UltraScale&trade; 架构针对要求最严苛的应用，提供了前所未有的ASIC级的系统级集成和容量。　　UltraScale架构是业界首次在All Programmable架构中应用最先进的ASIC架构优化。该架构能从20nm平面FET结构扩展至16nm鳍式FET晶体管技术甚至更高的技术，同时还能从单芯片扩展到3D IC。借助Xilinx Vivado&reg ...

https://www.eeworm.com/dl/fpga/doc/32069.html

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教程资料  可编程逻辑器件指南

可编程逻辑器件入门指导

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教程资料  FPGA用VHDL语言编写24小时时钟

简单明了的VHDL程序实现24小时计时时钟！

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教程资料  Altera器件的推荐代码风格

01_Altera器件的推荐代码风格

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教程资料  EDA原理及VHDL实现（何宾教授）

　　第1章数字系统EDA设计概论　　第2章可编程逻辑器件设计方法　　第3章 VHDL语言基础　　第4章数字逻辑单元设计　　第5章数字系统高级设计技术（*）　　第6章基于HDL设计输入　　第7章基于原理图设计输入　　第8章设计综合和行为仿真　　第9章设计实现和时序仿真　　第10章设计下 ...

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教程资料  FPGA全局时钟约束(Xilinx)

FPGA全局时钟约束(Xilinx)

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教程资料  ALTERA公司器件介绍汇总

　　本资料是关于Altera公司基本器件的主要介绍（主要特性、优势、适用配置器件、型号、引脚、下载电缆、软件等）　　目录　　1、 MAX7000系列器件　　2、 MAX3000A系列器件　　3、 MAX II 系列器件　　4、 Cyclone系列器件　　5、 Cyclone II系列器件　　6、 Stratix系列器件　　7、 Stratix GX系 ...

https://www.eeworm.com/dl/fpga/doc/32396.html

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教程资料  赛灵思ZYNQ-7000EPP系列开辟新型器件先河

赛灵思ZYNQ-7000EPP系列开辟新型器件先河

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教程资料  WP370 -采用智能时钟门控技术降低动态开关功耗

&nbsp; 　　赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex&reg;-6 和 Spartan&reg;-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下 ...

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教程资料  基于FPGA的时钟跟踪环路的设计

提出了一种基于FPGA的时钟跟踪环路的设计方案,该方案简化了时钟跟踪环路的结构,降低了时钟调整电路的复杂度。实际电路测试结果表明,该方案能够使接收机时钟快速准确地跟踪发射机时钟的变化,且时钟抖动小、稳准度高、工作稳定可靠。 ...

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