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教程资料  dds信号发生器程序设计

dds信号发生器程序设计，框图，基于CPLD控制的DDS数字频率合成器设计

https://www.eeworm.com/dl/Protel/doc/18496.html

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教程资料  CPLD/FPGA设计中的时钟应用讲解及其实例

CPLD/FPGA设计中的时钟应用讲解及其实例

https://www.eeworm.com/dl/fpga/doc/18566.html

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教程资料  基于CPLD的多功能信号发生器设计

基于CPLD的多功能信号发生器设计.PDF

https://www.eeworm.com/dl/Protel/doc/18600.html

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教程资料  采用MaxPlusII写的一个小时钟程序

采用MaxPlusII写的一个小时钟程序，也是供初学参考。呵呵。注///版主，开发环境里面没有MaxPlusII.

https://www.eeworm.com/dl/Protel/doc/18610.html

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教程资料  基于CPLD的FSK信号发生器的设计

基于CPLD的FSK信号发生器的设计.PDF

https://www.eeworm.com/dl/Protel/doc/18642.html

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教程资料  这是一个用MAX+PLUSII开发FPGA（1K30器件）开发的李沙育图形发生器（硬件描述语言部分）

这是一个用MAX+PLUSII开发FPGA（1K30器件）开发的李沙育图形发生器（硬件描述语言部分）。

https://www.eeworm.com/dl/fpga/doc/18649.html

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教程资料  VHDL源程序：波特率发生器的设计

波特率发生器的设计，这里是实现上述功能的VHDL源程序，供大家学习和讨论。\r\n

https://www.eeworm.com/dl/fpga/doc/18664.html

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教程资料  大型设计中FPGA的多时钟设计策略,很详细的描述了在FPGA设计中时钟设计的方法

大型设计中FPGA的多时钟设计策略,很详细的描述了在FPGA设计中时钟设计的方法

https://www.eeworm.com/dl/fpga/doc/18690.html

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教程资料  计PLD/FPGA时通常采用几种时钟类型

无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操\r\n作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将\r\n导致错误的行为，并且调试困难、花销很大。在设计PLD/FPGA时通常采用几种时钟类型。时钟可\r\n分为如下四种类型：全局时钟、门控时钟、 ...

https://www.eeworm.com/dl/fpga/doc/18710.html

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教程资料  C语言编写的时钟程序在VC中可实现的源代码

C语言编写的时钟程序在VC中可实现的源代码

https://www.eeworm.com/dl/Protel/doc/18918.html

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