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单片机开发  用四位LED数码显示管显示实时时钟单片机源程序

用四位LED数码显示管显示实时时钟单片机源程序

https://www.eeworm.com/dl/648/168548.html

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单片机开发  === === =时钟20:6=== === === == 应先初始化状态寄存器 tx1714 EQU 7FFH PA EQU 05H PB EQU 06H PC EQU 07H

=== === =时钟20:6=== === === == 应先初始化状态寄存器 tx1714 EQU 7FFH PA EQU 05H PB EQU 06H PC EQU 07H PD EQU 20H IAR EQU 00H 间接寻址寄存器 TMR0 EQU 01H 定时器 STATUS EQU 03H 状态寄存器 BSR EQU 04H bank选择寄存器 PORTA EQU 05H I/0端口寄存器 PORTB EQU 06H I/0端口寄存器 PORTC EQU 07 ...

https://www.eeworm.com/dl/648/168637.html

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VHDL/FPGA/Verilog fir在dspbuilder下产生VHDL源码及其测试激励文件时的matlab模型,在modelsim下仿真通过

fir在dspbuilder下产生VHDL源码及其测试激励文件时的matlab模型,在modelsim下仿真通过

https://www.eeworm.com/dl/663/168940.html

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VHDL/FPGA/Verilog fft在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过

fft在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过

https://www.eeworm.com/dl/663/168941.html

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VHDL/FPGA/Verilog dds在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过

dds在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过

https://www.eeworm.com/dl/663/168946.html

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VHDL/FPGA/Verilog m序列在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过

m序列在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过

https://www.eeworm.com/dl/663/168948.html

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VHDL/FPGA/Verilog 正弦波在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过

正弦波在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过

https://www.eeworm.com/dl/663/168951.html

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汇编语言  一个简单的电子时钟,51开发的,有用对新手,

一个简单的电子时钟,51开发的,有用对新手,

https://www.eeworm.com/dl/644/168982.html

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单片机开发  利用PWM产生高精度正弦波,从PWM引脚输出的脉冲信号经过简单的低通滤波后,可以得到平滑的正弦波,波的频率可以微调

利用PWM产生高精度正弦波,从PWM引脚输出的脉冲信号经过简单的低通滤波后,可以得到平滑的正弦波,波的频率可以微调

https://www.eeworm.com/dl/648/169014.html

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DSP编程  ccs中有关时钟的源代码

ccs中有关时钟的源代码，已经经过调试，可以直接运行

https://www.eeworm.com/dl/516/169212.html

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