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时序约束 的查询结果
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教程资料 Verilog_HDL_那些事儿_时序篇
很好的，经典学习资料
教程资料 七天玩转Altera：学习FPGA必经之路
七天玩转Altera：学习FPGA必经之路包括基础篇、时序篇和验证篇三个部分。
教程资料 基于FPGA的实时视频信号处理平台的设计
提出一种基于FPGA的实时视频信号处理平台的设计方法，该系统接收低帧率数字YCbCr 视频信号，对接收的视频信号进行格式和彩色空间转换、像素和，利用片外SDRAM存储器作为帧缓存且通过时序控制器进行帧率提高，最后通过VGA控制模块对图像信号进行像素放大并在VGA显示器上实时显示。整个设计使用Verilog HDL语言实现，采用Alte ...
教程资料 基于FPGA的运动估计设计
本文采用了技术比较成熟的VHDL语言进行设计，并使用Quartus II软件进行时序仿真。由仿真结果可知，无论是在功能的实现上还是在搜索的准确性、高效性以及FPGA片上资源的利用率上，本设计方案都具有明显的优越性。
教程资料 WP370 -采用智能时钟门控技术降低动态开关功耗
 
赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下 ...
教程资料 WP362-利用设计保存功能实现可重复的结果
 
FPGA 设计不再像过去一样只是作为“胶连逻辑 (Gluelogic)”了，由于其复杂度逐年增加，通常还会集成极富挑战性的 IP 核，如 PCI Express® 核等。新型设计中的复杂模块即便不作任何改变也会在满足 QoR(qualityof-result) 要求方面遇到一些困难。保留这些模块的时序非常耗时，既让人感到头疼， ...
教程资料 FPGA/CPLD与USB技术的无损图像采集卡
介绍了外置式USB无损图像采集卡的设计和实现方案，它用于特殊场合的图像处理及其相关领域。针对图像传输的特点，结合FPCA/CPLD和USB技术，给出了硬件实现框图，同时给出了PPGA/CPLD内部时序控制图和USB程序流程图，结合框图和部分程序源代码，具体讲述了课题中遇到的难点和相应的解决方案。 ...
教程资料 LTE标准下Turbo码编译码器的集成设计
针对固定码长Turbo码适应性差的缺点，以LTE为应用背景，提出了一种帧长可配置的Turbo编译码器的FPGA实现方案。该设计可以依据具体的信道环境和速率要求调节信息帧长，平衡译码性能和系统时延。方案采用“自顶向下”的设计思想和“自底而上”的实现方法，对 Turbo编译码系统模块化设计后优化统一，经时序仿真验证后下载配置 ...
教程资料 Xilinx FPGA全局时钟资源的使用方法
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构 ...
教程资料 基于FPGA的K9F4G08Flash控制器设计
设计了一种能使FPGA的主状态机直接管理Flash的控制器，该控制器具有自己的指令集和中断管理方式。用户可以根据FPGA的系统时钟对控制器进行操作，无需关心Flash对指令和数据的时序要求。控制器建立了自己的坏块管理机制，合并了一些Flash的常用关联指令，方便了用户对FPGA主状态机的设计。 ...