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数字锁 的查询结果
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VHDL/FPGA/Verilog PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF ...
matlab例程 数字锁相环DPLL实例程序
数字锁相环DPLL实例程序，帮助理解PLL的结构和详细原理
电子书籍 数字锁相环DPLL源程序
数字锁相环DPLL源程序，用cpld编写，展开后文件比较多，大家请耐心使用。谢谢，多多支持
其他嵌入式/单片机内容 用verilog语言编写的全数字锁相环的源代码,基于fpga平台
用verilog语言编写的全数字锁相环的源代码,基于fpga平台
操作系统开发 关于数字锁相环的使用
关于数字锁相环的使用，结合FM,AM的使用来说明
软件设计/软件工程 全数字锁相环ＶＨＤＬ描述并实现功能仿真
全数字锁相环ＶＨＤＬ描述并实现功能仿真，另附有图形说明
邮电通讯系统 直接式数字锁相环频率合成器.用ELANIX公司SYSTEMVIEW运行.
直接式数字锁相环频率合成器.用ELANIX公司SYSTEMVIEW运行.
通讯/手机编程 一种改进的全数字锁相环设计 一种改进的全数字锁相环设计
一种改进的全数字锁相环设计
一种改进的全数字锁相环设计
VHDL/FPGA/Verilog 比较好的技术文章《基于VHDL的全数字锁相环的设计》有关键部分的源代码。
比较好的技术文章《基于VHDL的全数字锁相环的设计》有关键部分的源代码。