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数字锁相环 的查询结果
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学术论文 FPGA内全数字延时锁相环的设计.rar
现场可编程门阵列(FPGA)的发展已经有二十多年，从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片。现在，FPGA已广泛地应用于通信、消费类电子和车用电子类等领域，但国内市场基本上是国外品牌的天下。 在高密度FPGA中，芯片上时钟分布质量变的越来越重要，时钟延迟和时钟偏差已成为影响系统性能的重要因素。目 ...
教程资料 基于FPGA的数字三相锁相环的优化设计
数字三相锁相环中含有大量乘法运算和三角函数运算，占用大量的硬件逻辑资源。为此，提出一种数字三相锁相环的优化实现方案，利用乘法模块复用和CORDIC算法实现三角函数运算，并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明，优化后的数字三相锁相环大大节省了FPGA的资源，并能快速、准确 ...
可编程逻辑 基于FPGA的数字三相锁相环的优化设计
数字三相锁相环中含有大量乘法运算和三角函数运算，占用大量的硬件逻辑资源。为此，提出一种数字三相锁相环的优化实现方案，利用乘法模块复用和CORDIC算法实现三角函数运算，并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明，优化后的数字三相锁相环大大节省了FPGA的资源，并能快速、准确 ...
系统设计方案 一种基于锁相环的数字频率合成器的设计
一种基于锁相环的数字频率合成器的设计
VHDL/FPGA/Verilog 小数分频技术解决了锁相环频率合成器中的频率分辨率和转换时间的矛盾, 但是却引入了严重的相位噪声, 传统的相位补偿方法由于对Aö D 等数字器件的要求很高并具有滞后性实现难度较大。$2 调制器
小数分频技术解决了锁相环频率合成器中的频率分辨率和转换时间的矛盾, 但是却引入了严重的相位噪声,
传统的相位补偿方法由于对A&ouml D 等数字器件的要求很高并具有滞后性实现难度较大。$2 调制器对噪声具有整形的功
能, 因而将多阶的$2 调制器用于小数分频合成器中可以很好地解决他的相位噪声的问题, 大大促进了小数分频技 ...
技术书籍 如何调试锁相环频率合成器-6页-0.1M.pdf
专辑类-数字处理及显示技术专辑-106册-9138M 如何调试锁相环频率合成器-6页-0.1M.pdf
技术书籍 系统地分析锁相环相位噪声-386页-5.8M.pdf
专辑类-数字处理及显示技术专辑-106册-9138M 系统地分析锁相环相位噪声-386页-5.8M.pdf
技术书籍 锁相环频率合成器-张厥盛-260页-10.9M.pdf
专辑类-数字处理及显示技术专辑-106册-9138M 锁相环频率合成器-张厥盛-260页-10.9M.pdf
技术书籍 锁相环电路设计和调试心得-4页-0.1M.pdf
专辑类-数字处理及显示技术专辑-106册-9138M 锁相环电路设计和调试心得-4页-0.1M.pdf
技术书籍 锁相环捕捉过程的定性分析-26页-0.9M-ppt.ppt
专辑类-数字处理及显示技术专辑-106册-9138M 锁相环捕捉过程的定性分析-26页-0.9M-ppt.ppt