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VHDL/FPGA/Verilog 实现低频率的移相信号发生器,才用DDS技术直接的合成

实现低频率的移相信号发生器,才用DDS技术直接的合成
https://www.eeworm.com/dl/663/327630.html
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DSP编程 数字通信用数字调制解调器中的DSP技术

数字通信用数字调制解调器中的DSP技术,希望对大家有益.
https://www.eeworm.com/dl/516/327897.html
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其他嵌入式/单片机内容 数字锁相环控制产生信号程序详解以及控制字计算方法

数字锁相环控制产生信号程序详解以及控制字计算方法
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VHDL/FPGA/Verilog verilog编写基于fpga的鉴相器模块

verilog编写基于fpga的鉴相器模块
https://www.eeworm.com/dl/663/330800.html
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软件设计/软件工程 国外一篇很好的数字锁相环(PLL)设计文档(解压后PLL.pdf)

国外一篇很好的数字锁相环(PLL)设计文档(解压后PLL.pdf),不可不看呦!
https://www.eeworm.com/dl/684/331084.html
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系统设计方案 基于CORDIC算法数字下变频器设计提出基于CORDIC算法利用FPGA平台数字下变频器设计方案

基于CORDIC算法数字下变频器设计提出基于CORDIC算法利用FPGA平台数字下变频器设计方案
https://www.eeworm.com/dl/678/331734.html
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其他 该程序实现的功能是数字锁相环的设计。源代码可以直接进行仿真试验◎

该程序实现的功能是数字锁相环的设计。源代码可以直接进行仿真试验◎
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人工智能/神经网络 在软件接收机的基础上,利用鉴频器辅助鉴相器的输出,引入一个模糊逻辑控制器,使得环路能够智能跟踪信号的动态变化.实验结果证明所提出的设计方法与传统环路相比可大幅度缩短跟踪时间,减小环路滤波器带宽,并能消

在软件接收机的基础上,利用鉴频器辅助鉴相器的输出,引入一个模糊逻辑控制器,使得环路能够智能跟踪信号的动态变化.实验结果证明所提出的设计方法与传统环路相比可大幅度缩短跟踪时间,减小环路滤波器带宽,并能消除周跳.
https://www.eeworm.com/dl/650/340579.html
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VHDL/FPGA/Verilog 用FPGA实现数字锁相环

用FPGA实现数字锁相环,开发环境为ISE
https://www.eeworm.com/dl/663/348966.html
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VHDL/FPGA/Verilog 本人写的数字锁相环

本人写的数字锁相环,有模拟数据,学习锁相环很好的材料。参考书“数字锁相环路原理与应用”编写。
https://www.eeworm.com/dl/663/351752.html
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