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数字扩频 的查询结果
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matlab例程 现有一个信号：x(n)=1+cos(π*n/4)+ cos(2*π*n/3)设计及各种数字滤波器以达下列目的： 低通滤波器
现有一个信号：x(n)=1+cos(π*n/4)+ cos(2*π*n/3)设计及各种数字滤波器以达下列目的：
低通滤波器，滤除cos(2*π*n/3) 的成分，即想保留的成分为1+cos(π*n/4)
高通滤波器，滤除1+cos(π*n/4) 的成分，即想保留的成分为cos(2*π*n/3)
带通滤波器，滤除1+cos(2*π*n/3) 的成分，即想保留的成分为cos(π*n/4)
带阻滤波器，滤 ...
通讯/手机编程 用途：数字图象处理算法的演示
用途：数字图象处理算法的演示，包括：
&#8226 图象的DFT和逆DFT
&#8226 图象的FFT和逆FFT
&#8226 在图象中加入正弦噪声
&#8226 图象的模板运算实现图象平滑和锐化
&#8226 图象的直方图均衡化
&#8226 图象的对比度拉伸
&#8226 图象的中值滤波
&#8226 图象灰度直方图的显示
&#8226 若干频域滤波器
&#822 ...
书籍源码 数字图像处理的源代码
数字图像处理的源代码，含空域变换和频域变换及图像压缩算法
VHDL/FPGA/Verilog 在数字电路中
在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。
单片机开发 本系统基于直接数字频率合成技术；以凌阳SPCE061A单片机为控制核心；采用宽带运放AD811和AGC技术使得50Ω负载上峰值达到6V±1V；由模拟乘法器AD835产生调幅信号；由数控电位器程控调制度
本系统基于直接数字频率合成技术；以凌阳SPCE061A单片机为控制核心；采用宽带运放AD811和AGC技术使得50Ω负载上峰值达到6V±1V；由模拟乘法器AD835产生调幅信号；由数控电位器程控调制度；通过单片机改变频率字实现调频信号，最大频偏可控；通过模拟开关产生ASK、PSK信号。系统的频率范围在100Hz～12MHz,稳定度优于10-5，最 ...
其他 EWB做的多功能数字钟 由振荡器输出稳定的高频脉冲信号作为时间基准
EWB做的多功能数字钟
由振荡器输出稳定的高频脉冲信号作为时间基准，经分频器输出标准的秒脉冲，秒计数器满60向分计数器进位，分计数器满60向小时计数器进位，小时计数器按“12翻1”规律计数，计数器经译码器送到显示器；计数出现误差可用校时电路进行校时、校分、校秒，
可发挥部分：使闹钟具有可整点报时与定时闹钟的功 ...
VHDL/FPGA/Verilog 1.高精度数字秒表（0.01秒的vhdl语言实现） 2.具有定时
1.高精度数字秒表（0.01秒的vhdl语言实现）
2.具有定时，暂停，按键随机存储，翻页回放功能；
3.对30M时钟分频产生显示扫描时钟
4.精度高达0.01s,并且可以通过改变主频来更改分频比和记数间隔，可控性高。
5.模块化设计，其中的许多函数可以成为vhdl语言的通用经典例子（包含分频电路设计，动态扫描时钟设计，译码电路设计 ...
VHDL/FPGA/Verilog 在数字电路中
在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号是最重要的信号之一。 下面我们介绍分频器的 VHDL 描述，在源代码中完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可。 ...
其他 数字系统设计实例.pdf,VHDL语言实现
数字系统设计实例.pdf,VHDL语言实现，7.1 半整数分频器的设计7.2 音乐发生器7.3 2FSK/2PSK信号产生器7.4 实用多功能电子表7.5 交通灯控制器
7.6 数字频率计.值得一看。
系统设计方案 基于ARM核的GPS接收机的设计 介绍了GPS 接收机的原理以及一款GPS 接收机的实际设计。该GPS 接收机采用Zarlink 公司生产的GP2015 芯片作为 接收机的射频前端, 内嵌ARM7
基于ARM核的GPS接收机的设计
介绍了GPS 接收机的原理以及一款GPS 接收机的实际设计。该GPS 接收机采用Zarlink 公司生产的GP2015 芯片作为
接收机的射频前端, 内嵌ARM7 核的GP4020 芯片作为接收机的数字基带处理器, 并阐述了外围扩展电路及软件设计。该GPS 接收
机消除了以往处理器数据处理的瓶颈效应, 体积小, 功耗低 ...