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DSP编程  synplify环境下实现全加器功能

synplify环境下实现全加器功能

https://www.eeworm.com/dl/516/162705.html

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VHDL/FPGA/Verilog 用vhdl语言设计CPU中的一部分：加法器的设计

用vhdl语言设计CPU中的一部分：加法器的设计，包括多种加法器的设计方法！内容为英文

https://www.eeworm.com/dl/663/163084.html

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加密解密  3DES加密算法源代码,刚学习加解密,和大家一起分享一下

3DES加密算法源代码,刚学习加解密,和大家一起分享一下

https://www.eeworm.com/dl/519/163103.html

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VHDL/FPGA/Verilog 超前进位加法器的例子,包括源码和测试文件,压缩包,无密码.

超前进位加法器的例子,包括源码和测试文件,压缩包,无密码.

https://www.eeworm.com/dl/663/163313.html

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其他  C语言口令保护程序 > 本程序可加到用户的源程序之前

C语言口令保护程序 > 本程序可加到用户的源程序之前，起到加锁的作用。本程序的特点是：口令保密性强(保存于文件KLK.CFG中，此文件名也可由用户重新命名)，而且用户可随时修改口令。在程序中当用户输入口令后，系统首先测试口令文件KLK.CFG是否存在(只有用户运行了修改口令子函数后才会生成口令文件，否则系统只认默认口令8 ...

https://www.eeworm.com/dl/534/163338.html

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