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总线时钟 的查询结果
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单片机编程 单片机应用系统抗干扰技术
单片机应用系统抗干扰技术:第1章 电磁干扰控制基础.
1.1 电磁干扰的基本概念1
1.1.1 噪声与干扰1
1.1.2 电磁干扰的形成因素2
1.1.3 干扰的分类2
1.2 电磁兼容性3
1.2.1 电磁兼容性定义3
1.2.2 电磁兼容性设计3
1.2.3 电磁兼容性常用术语4
1.2.4 电磁兼容性标准6
1.3 差模干扰和共模干扰8
1.3.1 差模干扰8
1.3 ...
教程资料 Xilinx UltraScale：为您未来架构而打造的新一代架构
Xilinx UltraScale™ 架构针对要求最严苛的应用，提供了前所未有的ASIC级的系统级集成和容量。
UltraScale架构是业界首次在All Programmable架构中应用最先进的ASIC架构优化。该架构能从20nm平面FET结构扩展至16nm鳍式FET晶体管技术甚至更高的技术，同 时还能从单芯片扩展到3D IC。借助Xilinx Vivado&reg ...
教程资料 AXI总线协议的接口信号
总线接口的详细介绍，可在可编程逻辑电路上实现
教程资料 FPGA用VHDL语言编写24小时时钟
简单明了的VHDL程序实现24小时计时时钟！
教程资料 FPGA全局时钟约束(Xilinx)
FPGA全局时钟约束(Xilinx)
教程资料 HDLC协议RS485总线控制器的FPGA实现
介绍了HDLC协议RS485总线控制器的FPGA实现
教程资料 WP370 -采用智能时钟门控技术降低动态开关功耗
 
赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下 ...
教程资料 基于FPGA的时钟跟踪环路的设计
提出了一种基于FPGA的时钟跟踪环路的设计方案,该方案简化了时钟跟踪环路的结构,降低了时钟调整电路的复杂度。实际电路测试结果表明,该方案能够使接收机时钟快速准确地跟踪发射机时钟的变化,且时钟抖动小、稳准度高、工作稳定可靠。 ...
教程资料 Xilinx FPGA全局时钟资源的使用方法
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构 ...
通信网络 一种用排队论指导的CAN总线语音通信系统设计
针对传统语音通信系统存在的地址编码繁杂、通信模式单一、难于维护的缺陷，设计了一款适用于工业现场的多功能语音通信系统。在排队论的基础上,对CAN总线语音通信系统进行了理论分析，重点介绍了CAN总线的软硬件设计。对系统的性能测试结果表明，系统的CAN帧丢失率<0.5&permil;,语音质量能通过主观试听和客观测试,整体系统工 ...