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VHDL/FPGA/Verilog 计费器设计中速度控制模块、里程计数模块、计费计数模块vhdl源代码

计费器设计中速度控制模块、里程计数模块、计费计数模块vhdl源代码

https://www.eeworm.com/dl/663/206760.html

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软件设计/软件工程  《分频器设计》绝对好用的EDA实验程序！已经通过测试。VHDL语言编写

《分频器设计》绝对好用的EDA实验程序！已经通过测试。VHDL语言编写

https://www.eeworm.com/dl/684/213724.html

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matlab例程  全数字调制解调器设计的matlab程序有CIC FIR等滤波器

全数字调制解调器设计的matlab程序有CIC FIR等滤波器

https://www.eeworm.com/dl/665/214211.html

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系统设计方案  基于fpga的JPEG编解码器设计

基于fpga的JPEG编解码器设计，采用流水线优化解决时间并行性问题，提高DCT/IDCT模块的运行速度。

https://www.eeworm.com/dl/678/214679.html

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VHDL/FPGA/Verilog 基于FPGA的分频器设计,已经通过了仿真(VHDL语言编写)

基于FPGA的分频器设计,已经通过了仿真(VHDL语言编写)

https://www.eeworm.com/dl/663/214695.html

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系统设计方案  并行AVS实时编解码器设计与实现介绍了一种并行AVS实时编码器的设计

并行AVS实时编解码器设计与实现介绍了一种并行AVS实时编码器的设计，它包括音视频数据输入、音视频编码、传输流系统复用器、输出和控制部分，其中重点介绍了视频编码器和传输流系统复用器的设计和实现。实验结果证明，实现标清AVS实时编码器是可行的。 ...

https://www.eeworm.com/dl/678/227027.html

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VC书籍  以DSP為基礎之數位濾波器之設計,本計劃即是利用數位訊號處理(DSP)來設計無限脈衝響應(IIR)及有限脈衝響應(FIR)濾波器。

以DSP為基礎之數位濾波器之設計,本計劃即是利用數位訊號處理(DSP)來設計無限脈衝響應(IIR)及有限脈衝響應(FIR)濾波器。

https://www.eeworm.com/dl/686/229451.html

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matlab例程  50hz陷波器

50hz陷波器，零极点的原理。编译通过。

https://www.eeworm.com/dl/665/232911.html

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汇编语言  C語言中使用的各種濾波器寫法

C語言中使用的各種濾波器寫法

https://www.eeworm.com/dl/644/236008.html

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其他  这是一个FPGA的BCD码编码器设计.编译后可以下载到ALTEA的器件中仿真.

这是一个FPGA的BCD码编码器设计.编译后可以下载到ALTEA的器件中仿真.

https://www.eeworm.com/dl/534/243911.html

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