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可编程逻辑 FPGA用VHDL语言编写24小时时钟

简单明了的VHDL程序实现24小时计时时钟！
https://www.eeworm.com/dl/kbcluoji/38816.html
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可编程逻辑 EDA原理及VHDL实现（何宾教授）

　　第1章 数字系统EDA设计概论 　　第2章 可编程逻辑器件设计方法 　　第3章 VHDL语言基础 　　第4章 数字逻辑单元设计 　　第5章 数字系统高级设计技术（*） 　　第6章 基于HDL设计输入 　　第7章 基于原理图设计输入 　　第8章 设计综合和行为仿真 　　第9章 设计实现和时序仿真 　　第10章 设计下 ...
https://www.eeworm.com/dl/kbcluoji/39481.html
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可编程逻辑 FPGA全局时钟约束(Xilinx)

FPGA全局时钟约束(Xilinx)
https://www.eeworm.com/dl/kbcluoji/39502.html
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可编程逻辑 WP370 -采用智能时钟门控技术降低动态开关功耗

  　　赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下 ...
https://www.eeworm.com/dl/kbcluoji/40138.html
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可编程逻辑 基于FPGA的时钟跟踪环路的设计

提出了一种基于FPGA的时钟跟踪环路的设计方案,该方案简化了时钟跟踪环路的结构,降低了时钟调整电路的复杂度。实际电路测试结果表明,该方案能够使接收机时钟快速准确地跟踪发射机时钟的变化,且时钟抖动小、稳准度高、工作稳定可靠。 ...
https://www.eeworm.com/dl/kbcluoji/40230.html
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可编程逻辑 Xilinx FPGA全局时钟资源的使用方法

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构 ...
https://www.eeworm.com/dl/kbcluoji/40274.html
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工控技术 A0468_在TD文本显示器上显示实时时钟（含视频）

TD 文本显示器上显示实时时钟
https://www.eeworm.com/dl/569/40786.html
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工控技术 南牛三相异步电机设计软件

南牛三相异步电机设计软件
https://www.eeworm.com/dl/569/40935.html
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工控技术 基于稳态模型双馈异步风力发电机功率特性分析

基于稳态模型双馈异步风力发电机功率特性分析
https://www.eeworm.com/dl/569/41217.html
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工控技术 基于稳态模型双馈异步风力发电机功率特性分析

基于稳态模型双馈异步风力发电机功率特性分析
https://www.eeworm.com/dl/569/41219.html
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