搜索结果
找到约 8,562 项符合
小数分频 的查询结果
按分类筛选
其他 该程序实现跑马灯效果,跑马灯共4个状态循环显示
该程序实现跑马灯效果,跑马灯共4个状态循环显示，本程序只使用了4个LED显示，可改变程序中的输出位数，增加显示位数。
INT_DIV 模块用于对主频进行分频，该实验中采用主频为50MHz的频率，进过分频产生5Hz的频率，以便在实验板上显示。（如果不分频直接用于实验板，LED将显示一直是亮的。）
LED 模块用于产生4种不同的状态进 ...
其他 该程序实现一个频率计
该程序实现一个频率计，测量范围：1-49999999赫兹，用8为数码管扫描显示出被测信号的频率。
INT_DIV模块用于对系统的频率进行分频，此模块的输出信号为被测信号的频率，可以自己设定分频系数，验证频率计的功能，实际应用中，可去掉此模块，直接把待测信号加到CLKCIN端即可。
MYPINLVJI模块是实现频率计的主程序，对系统时 ...
VHDL/FPGA/Verilog 本文件包括多路选择器器建模
本文件包括多路选择器器建模，译码器实验程序，加法器实验程序，比较器实验程序，计数器建模，I2C接口标准建模源码，串行接口RS232标准建模源码标准，LCM建模源码，时钟６分频源码，串并转化源码。
，对于硬件设计初学者来说有一定的参考价值。 ...
VHDL/FPGA/Verilog 用FPGA实现了RS232异步串行通信
用FPGA实现了RS232异步串行通信，所用语言是VHDL，另外本人还有Verilog的欢迎交流学习，根据RS232 异步串行通信来的帧格式，在FPGA发送模块中采用的每一帧格式为：1位开始位+8位数据位+1位奇校验位+1位停止位，波特率为2400。由设置的波特率可以算出分频系数，具体算法为分频系数X=CLK/(BOUND*2)。 ...
VHDL/FPGA/Verilog EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位
EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器
--- 发送器每隔16 个CLK16 时钟周期输出1 位，次序遵循1位起始位、8位数据位（假定数据位为8位）、1位校验位（可选）、1位停止位。
UART 接收器
--- 串行数据帧和接收时钟是异步的，发送来的数据由逻 ...
VHDL/FPGA/Verilog 四位计数器 计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数
四位计数器
计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
汇编语言 Intel8253应用——发声控制 Intel8253通道工作过程是：按本通道中给定的初值n
Intel8253应用——发声控制
Intel8253通道工作过程是：按本通道中给定的初值n，对输入时钟信号频率f进行n分频，输出频率为F的分频信号，即F＝f/n. 从而在通道输出引线周围产生一种与频率F波形对应的电磁波，若用此电磁波控制一扬声器，则可听到与该电磁波对应的声音。 ...
汇编语言 编程将8253计数器0
编程将8253计数器0，计数器1的工作方式设定为方式2，用作分频器，定时器2工作在方式3，方波；定时器0的输出作为定时器1的输入，定时器1的输出作为定时器2的输入，定时器2的输出接在LED上，运行后可观察到该LED灯在不停的闪烁。 ...
并行计算 主从模式粗粒级并行算法C程序：这是我以前研究生期间编写的叠前地震成像C源码
主从模式粗粒级并行算法C程序：这是我以前研究生期间编写的叠前地震成像C源码，通过调用mpi库函数实现分频并行计算，为了实现负载均衡，采用了主从模式，由主节点负责任务的分发。
若需进一步了解，可通过版主与我联系讨论。 ...
单片机开发 、本实战的目的是让大家熟悉ADC模块的功能以及AD转换的方法 2、项目实现的功能：从芯片RA0输入一个可以随时变化的模拟量（通过调节DEMO板VR1实现） 则单片机就能够及时地把该模拟量进行模
、本实战的目的是让大家熟悉ADC模块的功能以及AD转换的方法
2、项目实现的功能：从芯片RA0输入一个可以随时变化的模拟量（通过调节DEMO板VR1实现）
则单片机就能够及时地把该模拟量进行模/数转换，并用LED显示出来，我们可以看到转换结果
会随模拟量的变化而变化，从而以让我们了解片内ADC模块的工作情况。
3、本例的软 ...