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教程资料  基于FPGA的跳频系统快速同步算法设计与实现

同步技术是跳频系统的核心。本文针对FPGA的跳频系统，设计了一种基于独立信道法，同步字头法和精准时钟相结合的快速同步方法，同时设计了基于双图案的改进型独立信道法，同步算法协议，协议帧格式等。该设计使用VHDL硬件语言实现，采用Altera公司的EP3C16E144C8作为核心芯片，并在此硬件平台上进行了功能验证。实际测试表明 ...

https://www.eeworm.com/dl/fpga/doc/32118.html

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教程资料  EDA原理及VHDL实现（何宾教授）

　　第1章数字系统EDA设计概论　　第2章可编程逻辑器件设计方法　　第3章 VHDL语言基础　　第4章数字逻辑单元设计　　第5章数字系统高级设计技术（*）　　第6章基于HDL设计输入　　第7章基于原理图设计输入　　第8章设计综合和行为仿真　　第9章设计实现和时序仿真　　第10章设计下 ...

https://www.eeworm.com/dl/fpga/doc/32345.html

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教程资料  Xilinx FPGA全局时钟资源的使用方法

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构 ...

https://www.eeworm.com/dl/fpga/doc/32677.html

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教程资料  基于FPGA 的低成本长距离高速传输系统的设计与实现

为解决目前高速信号处理中的数据传输速度瓶颈以及传输距离的问题，设计并实现了一种基于FPGA 的高速数据传输系统，本系统借助Altera Cyclone III FPGA 的LVDS I/O 通道产生LVDS 信号，稳定地完成了数据的高速、远距离传输。系统所需的8B/10B 编解码、数据时钟恢复(CDR)、串/并行转换电路、误码率计算模块均在FPGA 内利用VHD ...

https://www.eeworm.com/dl/fpga/doc/32681.html

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教程资料  采用高速串行收发器Rocket I/O实现数据率为2.5 G

摘要: 串行传输技术具有更高的传输速率和更低的设计成本, 已成为业界首选, 被广泛应用于高速通信领域。提出了一种新的高速串行传输接口的设计方案, 改进了Aurora 协议数据帧格式定义的弊端, 并采用高速串行收发器Rocket I/O, 实现数据率为2.5 Gbps的高速串行传输。关键词: 高速串行传输; Rocket I/O; Aurora 协议为促使FPG ...

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嵌入式综合  基于ARM11处理器的嵌入式视频处理终端设计与实现

基于ARM11的嵌入式视频处理终端设计在研究了基于ARMl 1体系结构的Samsung$3C6410处理器的基础上，给出了多格式视频编解码的使用方法和Windows CE下中断流驱动的设计方法，为Windows CE操作系统下的图像采集和视频处理的复杂控制提供了软件实现的方法；并以该处理器为核心，加上外部存储器和USB摄像头等接口电路 ...

https://www.eeworm.com/dl/566/35014.html

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可编程逻辑  FPGA用VHDL语言编写24小时时钟

简单明了的VHDL程序实现24小时计时时钟！

https://www.eeworm.com/dl/kbcluoji/38816.html

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可编程逻辑  基于FPGA的跳频系统快速同步算法设计与实现

同步技术是跳频系统的核心。本文针对FPGA的跳频系统，设计了一种基于独立信道法，同步字头法和精准时钟相结合的快速同步方法，同时设计了基于双图案的改进型独立信道法，同步算法协议，协议帧格式等。该设计使用VHDL硬件语言实现，采用Altera公司的EP3C16E144C8作为核心芯片，并在此硬件平台上进行了功能验证。实际测试表明 ...

https://www.eeworm.com/dl/kbcluoji/38854.html

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可编程逻辑  EDA原理及VHDL实现（何宾教授）

　　第1章数字系统EDA设计概论　　第2章可编程逻辑器件设计方法　　第3章 VHDL语言基础　　第4章数字逻辑单元设计　　第5章数字系统高级设计技术（*）　　第6章基于HDL设计输入　　第7章基于原理图设计输入　　第8章设计综合和行为仿真　　第9章设计实现和时序仿真　　第10章设计下 ...

https://www.eeworm.com/dl/kbcluoji/39481.html

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可编程逻辑  Xilinx FPGA全局时钟资源的使用方法

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构 ...

https://www.eeworm.com/dl/kbcluoji/40274.html

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