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实时钟模块 的查询结果
单片机编程 SM-IIC/2051模块用户说明(I2C 数据控制模块)
SM-IIC/2051 模块用户说明简介：SM-IIC/2051 是一个基于2051 单片机的I2C 总线控制模块。上位机接口可直接与PC的RS232 连接，下位机可实现对应用电路中I2C 控制总线的连接，块内设置2K 的FLASH 存储器，可存储用户I2C 初始化数据。模块采用2051 单片机，使电路简单可靠。型号：SM-IIC/2051名称：I2C 数据控制模块功能：RS23 ...
DSP编程 基于DSP和CPLD的液晶模块的设计
本文介绍了一种基于DSP TMS320F2812和CPLD EPM7128SQC100的液晶模块的设计与实
现方法。将CPLD作为DSP与液晶模块之间连接的桥梁，解决了快速处理器DSP与慢速外设液晶模块的匹配问题，给出了硬件接口电路以及相关的程序设计，并在实际应用系统中成功运行。 ...
教程资料 Xilinx FPGA全局时钟资源的使用方法
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构 ...
可编程逻辑 Xilinx FPGA全局时钟资源的使用方法
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构 ...
可编程逻辑 DRAM内存模块的设计技术
第二部分：DRAM 内存模块的设计技术..............................................................143第一章 SDR 和DDR 内存的比较..........................................................................143第二章 内存模块的叠层设计......................................................................... ...
VHDL/FPGA/Verilog 用VHDL语言来实现一个电子时钟
用VHDL语言来实现一个电子时钟，可以调时间。小时，分，秒。可以下载到实验箱来运行验证。
单片机开发 51单片机众多优秀的开发源程序：ZLG7290例程*ZLG7290汇编例程*蜂鸣器音乐例程*蜂鸣器响例程*读EEPROM并显示例程*16×2LCD模块例程*128×64点阵LCD模块例程*直连KEY和
51单片机众多优秀的开发源程序：ZLG7290例程*ZLG7290汇编例程*蜂鸣器音乐例程*蜂鸣器响例程*读EEPROM并显示例程*16×2LCD模块例程*128×64点阵LCD模块例程*直连KEY和LED例程*直连LED例程*lin模块的原码及例程。LIN总线例程 RS232例程(包括PC端和书上了串口例程) USB1.1例程(包括PC端) RS485例程 USB2.0例程(有3个，包括PC端 ...
VHDL/FPGA/Verilog //led.v /*------------------------------------- LED显示模块：led(CLK,AF,ADDR,DATA) 功能： 显示 注意事项： 8位L
//led.v
/*-------------------------------------
LED显示模块：led(CLK,AF,ADDR,DATA)
功能： 显示
注意事项： 8位LED
参数： CLK:扫妙时钟输入，推荐1kHz
AF:数码管输出，a～h
ADDR:数码管选择位数出，0~2
DATA:显示数据输入0~9999 9999
编写人： 黄道斌
编写日期： 2006/07/13
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SCSI/ASPI 将4MHz的访波输入到ccc模块上
将4MHz的访波输入到ccc模块上，输出500Hz提供鸣叫声频。1kHz的方波经fen10模块进行十分频后为秒模块mian、分模块mina、时模块hour，提供时钟信号；用sst模块为整点报时提供控制信号，（当59 50"、52"、54"、56"、58"时，q500输出为”1”，秒为00时qlk输出为”1”,这两个信号经过逻辑或门实现报时功能）；用sel模块提供数码 ...
VHDL/FPGA/Verilog 基于CPLD的棋类比赛计时时钟,第一个CNT60实现秒钟计时功能
基于CPLD的棋类比赛计时时钟,第一个CNT60实现秒钟计时功能，第二个CNT60实现分钟的计时功能，CTT3完成两小时的计时功能。秒钟计时模块的进位端和开关K1相与提供分钟的计时模块使能，当秒种计时模块计时到59时向分种计时模块进位，同时自己清零。同理分种计时模块到59时向CTT3小时计时模块进位，到1小时59分59秒时，全部清零 ...