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实时钟模块 的查询结果
SQL Server 实现时钟功能的小程序!!!实 现时钟功能的小程序
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VHDL/FPGA/Verilog 数字时钟显示模块,用VERILOG HDL 实现
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汇编语言 液晶时钟,实现串口调时 以定时中断方式实现实现1秒的定时 以串行接受中断方式接受从PC机发送来的时 钟停止信号并向PC方发送当前的时钟数据 *使用模块: 定时模块、串行通信模块及LCD模
液晶时钟,实现串口调时
以定时中断方式实现实现1秒的定时
以串行接受中断方式接受从PC机发送来的时
钟停止信号并向PC方发送当前的时钟数据
*使用模块: 定时模块、串行通信模块及LCD模块
单片机开发 周立功D51实验箱RC500读卡模块程序的源代码
周立功D51实验箱RC500读卡模块程序的源代码,可以读取常见的手机SD卡的内容。
单片机开发 高精度实时时钟-SD2001驱动程序,对sd2001时钟进行时实读写
高精度实时时钟-SD2001驱动程序,对sd2001时钟进行时实读写,并对其内部的ram进行操作
单片机开发 ATmega的闹钟源码.适合初学者学习AVR的时钟,计数器,中断模块,及数码管控制.
ATmega的闹钟源码.适合初学者学习AVR的时钟,计数器,中断模块,及数码管控制.
其他嵌入式/单片机内容 对sd2001时钟进行时实读写
对sd2001时钟进行时实读写,并对其内部的ram进行操作程序,希望给与大家方便 学习之用
嵌入式/单片机编程 FIFO(先进先出队列)通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用 双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟(wr_clk)和读
FIFO(先进先出队列)通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用
双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟(wr_clk)和读时钟(rd_clk)、
与写时钟同步的写有效(wren)和写数据(wr_data) 、与读时钟同步的读有效(rden)和读数据(rd_data)
为了实现正 ...
单片机开发 iar开发环境 msp430单片机的一些示例程序 有adc flash lcd timer 键盘 看门狗 时钟 通讯模块等等的程序
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