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声码器 的查询结果
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VHDL/FPGA/Verilog  系统设置一个两位BCD码倒计时计数器（计数脉冲1HZ）
&#61548 系统设置一个两位BCD码倒计时计数器（计数脉冲1HZ），用于记录各状态持续时间；
&#61548 因为各状态持续时间不一致，所以上述计数器应置入不同的预置数；
&#61548 倒计时计数值输出至二个数码管显示；
&#61548 程序共设置4个进程：
① 进程P1、P2和P3构成两个带有预置数功能的十进制计数器，其中P1和P3分别为个 ...
VHDL/FPGA/Verilog 多路选择器是一个多输入
多路选择器是一个多输入，单输出的组合逻辑电路，在算法电路的实现中常用来根据地址码来调度数据。
VHDL/FPGA/Verilog 该模块为分频器
该模块为分频器，将1KHZ的时钟频率分频成每分钟一次的时钟频率
事实上，该源码可以实现任意整数的分频，主要让N的值设置好相应的数字
VHDL/FPGA/Verilog 这是一个卷积器的设计
这是一个卷积器的设计，源码值得好好地学习
VC书籍 STL源码剖析(侯捷著)
STL源码剖析(侯捷著)，简体中文版。使用超星阅览器
数据结构 这个源码是用来通过顺序的扫描输入流中的数据
这个源码是用来通过顺序的扫描输入流中的数据，来计算表达式，这个代码在一般的表达式计算，比如：解析器构造中对表达式的处理都是有用的
VHDL/FPGA/Verilog 5位的操作数X和Y输入后暂存在寄存器A和B中
5位的操作数X和Y输入后暂存在寄存器A和B中，两位的操作控制码control暂存在寄存器C中，按照control码的不同，分布实现下列操作：
00控制X+Y
01控制X-Y
10控制X and Y
11控制 X xor Y
运算结果暂存在寄存器D中，然后输出。
VHDL/FPGA/Verilog 5位的操作数X和Y输入后暂存在寄存器A和B中
5位的操作数X和Y输入后暂存在寄存器A和B中，两位的操作控制码control暂存在寄存器C中，按照control码的不同，分布实现下列操作：
00控制X+Y
01控制X-Y
10控制X and Y
11控制 X xor Y
运算结果暂存在寄存器D中，然后输出。
中间件编程 mapobjects for VBA的线型符号库与编辑器
mapobjects for VBA的线型符号库与编辑器，附使用源码