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Linux/Unix编程 音频信号的重采样程序,如44.1K的WAV转换成采样频率为48K的WAV.
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VHDL/FPGA/Verilog 利用示波器的X和Y通道输出采样波形图形 注:显示两个周期。扫频频率100Hz
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matlab例程 能根据温盐资料计算海洋的浮性频率能根据温盐资料计算海洋的浮性频率能根据温盐资料计算海洋的浮性频率
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其他嵌入式/单片机内容 简易数字频率计
简易数字频率计,用Verilog HDL编写的,基于Quartus II实现,结构清晰,功能较为全面,能满足简单的频率测量要求
单片机开发 MSP430 频率测试,接一传感器(如关敏电阻)
MSP430 频率测试,接一传感器(如关敏电阻),既可测出光的间断频率,如日光灯,CRT的频率,限于100hz以内
书籍源码 产生固定持续时间的正弦脉冲
产生固定持续时间的正弦脉冲,先给出要产生的脉冲信号的特征参数
通讯编程文档 一个连续信号含两个频率分量
一个连续信号含两个频率分量,经采样得 ,已知N=16,△f分别为1/16和1/64,观察其频谱 当N=128时,△f不变,其结果有何不同,为什么?
其他书籍 固定污染源排放烟气黑度的测定 林格曼烟气黑度图法
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RFID编程 DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成.
整个系统的中心频率(即signal_in和signal_out的码速率的2倍)
为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. ...
VHDL/FPGA/Verilog 占用资源少的verilog HDL uart接口;采用固定波特率115200
占用资源少的verilog HDL uart接口;采用固定波特率115200,可以修改程序中的分频来修改波特率,模式为1个启始位,8位数据位,1个停止位;带1字节缓存;当缓存空时输出空信号