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教程资料  Altera器件的推荐代码风格

01_Altera器件的推荐代码风格

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教程资料  高级FPGA设计结构、实现和优化

　　高级FPGA设计结构、实现和优化　　作者：（美）克里兹著，孟宪元译；出版社：机械工程出版社　　学FPGA不一定需要开发板，自己学会modelsim仿真、写testbench，用PC机仿真就能有不少长进。这些都看完，剩下的就靠做项目自己领悟，再加上高手指点。　　《高级FPGA设计：结构、实现也优化》以FPGA设计为主题， ...

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教程资料  NIOS整体开发结构基础经典

NIOS整体开发结构基础经典

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教程资料  Verilog_HDL的基本语法详解（夏宇闻版）

&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之 ...

https://www.eeworm.com/dl/fpga/doc/32314.html

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教程资料  赛灵思ZYNQ-7000EPP系列开辟新型器件先河

赛灵思ZYNQ-7000EPP系列开辟新型器件先河

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教程资料  FPGA的基本结构

首先得掌握FPGA的芯片结构

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教程资料  基于Actel FPGA的CoreFFT应用

CoreFFT 是Actel 公司提供的基于Actel FPGA 结构优化的微秒级FFT 运算软核，为客户提供功能强大和高效的DSP 解决方案。CoreFFT 应用于Actel 以Flash 和反熔丝技术为基础的现场可编程门阵列（FPGA）器件，专为讲求高可靠性的应用场合而设计，如雷达、地面和高空通信、声学、石油和医疗信号处理等，应用于需要耐受高温并对固 ...

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教程资料  Xilinx FPGA全局时钟资源的使用方法

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构 ...

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教程资料  CPLD器件在两相混合式步进电动机驱动器中的应用

文章详细介绍了一种以Xilinx 公司生产的CPLD 器件XC9536 为核心来产生电机绕组参考电流, 进而实现具有绕组电流补偿功能的两相混合式步进电动机10 细分和50 细分运行方式的方法。实践证明, 该方法可以有效地提高两相混合式步进电动机系统的运行效果。 ...

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通信网络  非结构型点对点网络下的拓扑调整算法研究

在非结构型点对点网络中增加节点时，造成的拓扑失衡问题会导致信息发送延迟时间和跳跃次数的增加。提出了面向分布式的拓朴改进方法，阐述了关键技术部分。通过模拟实验表明，该方法可以有效降低网络的跳跃次数与网络等待时间，满足了实际环境中实时处理的需要。 ...

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