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十六进制分析 的查询结果
其他 字符↓↑16进制 转换器源代码 程序文件包括:Asc2Hex.exe | Asc2Hex.exe.manifest | readme.txt
字符↓↑16进制 转换器源代码
程序文件包括:Asc2Hex.exe | Asc2Hex.exe.manifest | readme.txt
VHDL/FPGA/Verilog 四进制计数器模块
四进制计数器模块，使用VHDL语言编写，在ISE8.1中经过测试的模型
VHDL/FPGA/Verilog 一个用VHDL完成的8位数显的16进制的频率计
一个用VHDL完成的8位数显的16进制的频率计
数学计算 定点十六位的adsp218x系列的fft、fir算法。对刚刚入门的dsp学习有很大的帮助。
定点十六位的adsp218x系列的fft、fir算法。对刚刚入门的dsp学习有很大的帮助。
VHDL/FPGA/Verilog 24,60,100进制的计数器
24,60,100进制的计数器，还有数字时钟，欢迎下载哦~
其他 函数 long StrToData(CString strData,int jz) 功能：字符串转为正整数值 [字符串可为2-16]任意进制数值字符串 返回：长整型数值 参数：strData
函数 long StrToData(CString strData,int jz)
功能：字符串转为正整数值 [字符串可为2-16]任意进制数值字符串
返回：长整型数值
参数：strData 为将要转换的字符串
参数：jz 为字符串的进制
如：
CString s
s="FFA6"
long data=StrToData(s,16)
则：data的值为：65446
用法：将StrToData.h和StrToData.cpp复制加入到 ...
VHDL/FPGA/Verilog 60进制减法 相比较 代码效率高 可以进行级联
60进制减法
相比较 代码效率高
可以进行级联
VHDL/FPGA/Verilog 3-8译码器,BCD码转换10进制,计数器
3-8译码器,BCD码转换10进制,计数器
VHDL/FPGA/Verilog 利用扫描加记数程序实现百进制,适合VHDL的初学者使用.
利用扫描加记数程序实现百进制,适合VHDL的初学者使用.