搜索：加法器 - 虫虫下载站

通讯/手机编程  时钟信号输入端

时钟信号输入端，要求编制一个顶层文件，产生具有自动加一功能的地址加法器

https://www.eeworm.com/dl/527/320639.html

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通讯/手机编程  时钟信号输入端

时钟信号输入端，要求编制一个顶层文件，产生具有自动加一功能的地址加法器

https://www.eeworm.com/dl/527/320640.html

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操作系统开发  两条5级的并行流水线

两条5级的并行流水线，乘法器还有一个简单的中断系统（带一个中断管理的‘操作系统’吧），再加上一个编译器。主要是说明一下CPU的设计方法，还有一些简单的模块例如加法器，乘法器

https://www.eeworm.com/dl/531/323875.html

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Delphi控件源码  关于verilog的各个基本模块的源代码

关于verilog的各个基本模块的源代码，如加法器，寄存器，选择器及各个测试文件

https://www.eeworm.com/dl/666/342096.html

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Java编程  刚自学了struts

刚自学了struts，做了个加法器，希望高人指点！

https://www.eeworm.com/dl/633/346247.html

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VHDL/FPGA/Verilog 实现dds功能

实现dds功能，利用quartus软件，子模块包括加法器，锁相环，date-rom 利用原图将各模块综合，利用ps2键盘控制频率及相位。

https://www.eeworm.com/dl/663/347268.html

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DSP编程  DSP数字信号处理器的ADD32程序

DSP数字信号处理器的ADD32程序，32位加法器设计

https://www.eeworm.com/dl/516/348824.html

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其他  自己做的数字逻辑电路课程设计

自己做的数字逻辑电路课程设计，课题：八位二进制并行加法器的实现，包含代码和流程图以及基本说明

https://www.eeworm.com/dl/534/349687.html

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VHDL/FPGA/Verilog Verilog作业：自己写的源码输入

Verilog作业：自己写的源码输入，补码输出的，由状态机控制的四位加法器，为保证时序，加法器模块为超前近位加法器，包含测试台，通过 Modelsim 、Synplify仿真。

https://www.eeworm.com/dl/663/379198.html

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VHDL/FPGA/Verilog Verilog的135个经典设计实例

Verilog的135个经典设计实例，直流电机控制，游戏机，三态总线，加法器，锁存器等

https://www.eeworm.com/dl/663/386067.html

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