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加法器 的查询结果
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VHDL/FPGA/Verilog 基于Verilog HDL的16位超前进位加法器 分为3个功能子模块
基于Verilog HDL的16位超前进位加法器
分为3个功能子模块
VHDL/FPGA/Verilog 32位元浮点数加法器,用于以VHDL编写的32位元CPU
32位元浮点数加法器,用于以VHDL编写的32位元CPU
Linux/Unix编程 利用verilog hdl编写的浮点加法器运算单元
利用verilog hdl编写的浮点加法器运算单元，单精度。
其他 设计一个一元多项式加法器：两个多项式相加
设计一个一元多项式加法器：两个多项式相加，输出多项式并计算
VHDL/FPGA/Verilog 实现十六位加法器
实现十六位加法器，是书籍上配套的应该可用
VHDL/FPGA/Verilog 这是用VHDL实现的8位加法器
这是用VHDL实现的8位加法器，对新手有点帮助。
VHDL/FPGA/Verilog Verilog写的 8 位超前进位加法器
Verilog写的 8 位超前进位加法器
VHDL/FPGA/Verilog 4位二进制加法器
4位二进制加法器，vhdl实现,外带译码器部分，清晰简洁，可读性好
系统设计方案 介绍关于FPGA的浮点加法器运算单元设计
介绍关于FPGA的浮点加法器运算单元设计