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单片机开发  //串行驱动led显示

//串行驱动led显示， //一个74hc595位移寄存器驱动三极管驱动led位， //两个74hc595驱动led段，方式位5位x8段x2=10个数码管 //5分频，每次扫描时间位1.25ms

https://www.eeworm.com/dl/648/175634.html

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VHDL/FPGA/Verilog 用VerilogHDL编写的

用VerilogHDL编写的，一个占空比为50％的6分频电路

https://www.eeworm.com/dl/663/177778.html

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其他  EWB做的多功能数字钟由振荡器输出稳定的高频脉冲信号作为时间基准

EWB做的多功能数字钟由振荡器输出稳定的高频脉冲信号作为时间基准，经分频器输出标准的秒脉冲，秒计数器满60向分计数器进位，分计数器满60向小时计数器进位，小时计数器按“12翻1”规律计数，计数器经译码器送到显示器；计数出现误差可用校时电路进行校时、校分、校秒，可发挥部分：使闹钟具有可整点报时与定时闹钟的功 ...

https://www.eeworm.com/dl/534/180793.html

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其他  可以实现IO口在微处理器上的扩展

可以实现IO口在微处理器上的扩展，集成了分频，移位等技术，是个很不错的程序

https://www.eeworm.com/dl/534/182226.html

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VHDL/FPGA/Verilog 帧同步检测源码

帧同步检测源码，包括同步跟踪模块，fifo,分频模块，还有系统的测试平台

https://www.eeworm.com/dl/663/182620.html

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VHDL/FPGA/Verilog 1.高精度数字秒表（0.01秒的vhdl语言实现） 2.具有定时

1.高精度数字秒表（0.01秒的vhdl语言实现） 2.具有定时，暂停，按键随机存储，翻页回放功能； 3.对30M时钟分频产生显示扫描时钟 4.精度高达0.01s,并且可以通过改变主频来更改分频比和记数间隔，可控性高。 5.模块化设计，其中的许多函数可以成为vhdl语言的通用经典例子（包含分频电路设计，动态扫描时钟设计，译码电路设计 ...

https://www.eeworm.com/dl/663/184758.html

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VHDL/FPGA/Verilog 在数字电路中

在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号是最重要的信号之一。下面我们介绍分频器的 VHDL 描述，在源代码中完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。这也是最简单的分频电路，只需要一个计数器即可。 ...

https://www.eeworm.com/dl/663/188453.html

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其他  数字系统设计实例.pdf,VHDL语言实现

数字系统设计实例.pdf,VHDL语言实现，7.1 半整数分频器的设计7.2 音乐发生器7.3 2FSK/2PSK信号产生器7.4 实用多功能电子表7.5 交通灯控制器 7.6 数字频率计.值得一看。

https://www.eeworm.com/dl/534/190806.html

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VHDL/FPGA/Verilog 通过VERILOG编程

通过VERILOG编程，实现FPGA任意整数分频的源代码

https://www.eeworm.com/dl/663/202264.html

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系统设计方案  fpga cpld 常见模块设计

fpga cpld 常见模块设计，包括基于fpga 的全数字锁向环，基于fpga cpld 的半整数分频器的设计等，很有用

https://www.eeworm.com/dl/678/207836.html

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