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RFID编程  DPLL由鉴相器模K加减计数器脉冲加减电路同步建立侦察电路模N分频器构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K

DPLL由鉴相器模K加减计数器脉冲加减电路同步建立侦察电路模N分频器构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. ...

https://www.eeworm.com/dl/697/248673.html

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中间件编程  使用verilog编写分频器

使用verilog编写分频器，包括奇分频和偶分频，可以进行任意奇偶分频

https://www.eeworm.com/dl/682/250175.html

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VHDL/FPGA/Verilog CPLD_EPM7064程序,运用计数器实现的分频程序,VHDL

CPLD_EPM7064程序,运用计数器实现的分频程序,VHDL

https://www.eeworm.com/dl/663/250704.html

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其他  任意整数分频器的vhdl源程序,放心使用. 无版权问题,欢迎copy.

任意整数分频器的vhdl源程序,放心使用. 无版权问题,欢迎copy.

https://www.eeworm.com/dl/534/252336.html

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VHDL/FPGA/Verilog 分频器

分频器，自己尝试编辑的，20和40分频，可以

https://www.eeworm.com/dl/663/254658.html

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嵌入式/单片机编程  基于fpga和sopc的用VHDL语言编写的EDA数控分频器

基于fpga和sopc的用VHDL语言编写的EDA数控分频器

https://www.eeworm.com/dl/647/255021.html

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VHDL/FPGA/Verilog 基于vhdl的数控分频器设计的源代码及仿真

基于vhdl的数控分频器设计的源代码及仿真

https://www.eeworm.com/dl/663/257943.html

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VHDL/FPGA/Verilog VHDL任意整数分频程序

VHDL任意整数分频程序，只要讲n换成需要的数字就可以了！

https://www.eeworm.com/dl/663/258777.html

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VHDL/FPGA/Verilog VHDL经典案例源码有至少20个经典案例,如:自动售货机,分频器

VHDL经典案例源码有至少20个经典案例,如:自动售货机,分频器

https://www.eeworm.com/dl/663/259443.html

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VHDL/FPGA/Verilog 一个简单的分频器代码,可以套用来作其他频率的分频

一个简单的分频器代码,可以套用来作其他频率的分频

https://www.eeworm.com/dl/663/260940.html

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