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分频功率 的查询结果
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笔记 vdhl数字时钟报告
数字时钟主要由：分频器、扫描显示译码器、六十进制计数器（或十进制计数器与六进制计数器）、十二进制计数器（或二十四进制计数器）电路组成。在整个秒表中最关键的是如何获得一个精确的1Hz计时脉冲，除此之外，整个数字时钟还需要有启动信号和置数信号，以便使数字时钟能随意停止和启动 ...
手册 lm331频率电压转换电路详解
利用分频及放大原理对LM331的频率转换范围进行扩展的方法，设计了一种宽频频率/电压转换电路，解决了一般频率/电压转换芯片转换频率低的问题。
经验 拔河游戏机
简单设计拔河游戏机包含六个模块
1.  按键模块：定义输入输出及按键模块。
2.  按键消抖模块：给每个按键两个状态，保证按键产生的信号可以消除抖动稳定，给所定按键两个状态，一个前状态，一个后状态，当时钟时钟的脉冲沿来临时，将按键状态赋值给前状态，设置定时器，当计数计满后，前 ...
技术资料 VHDL语言100例 VHDL学习资料VHDL 编程要点VHDL编程心得体会: 100vhdl例子
VHDL语言100例 VHDL学习资料VHDL 编程要点VHDL编程心得体会:100vhdl例子VHDL 编程要注意问题.docVHDL——按键消抖.docVHDL电路简化.docVHDL编程心得体会.pdfvhd开发的官方手册.pdf第1例 带控制端口的加法器第2例 无控制端口的加法器第3例 乘法器第4例 比较器第5例 二路选择器第6例 寄存器第7例 移位寄存器第8例 综合单元库 ...
技术资料 AD7790 ADC芯片数据手册中文版
AD7790是一款适合低频测量应用的低功耗、完整模拟前端，内置一个低噪声16位Σ-Δ型ADC，一路差分输入可配置为缓冲或无缓冲模式，此外还有一个增益可设置为1、2、 4或8的数字PGA。该器件采用内部时钟工作，因此，用户不必为其提供时钟源。器件的输出数据速率可通过软件编程设置，可在9.5 Hz至120 Hz的范围内变化，更新速率较 ...
技术资料 华为FPGA设计规范 VERILOG约束 编程规范时序分析等全套资料: FPGA技巧Xilinx.p
华为FPGA设计规范 VERILOG约束 编程规范时序分析等全套资料:FPGA技巧Xilinx.pdfHuaWei Verilog 约束.rarSynplify工具使用指南(华为文档)[1].rar.rarVerilog HDL 华为入门教程.rarVerilog典型电路设计 华为.rar一种将异步时钟域转换成同步时钟域的方法.pdf华为coding style.rar华为FPGA设计流程指南.doc华为FPGA设计规范.rar ...
技术资料 IIC接口E2PROM(AT24C64) 读写VERILOG 驱动源码+仿真激励文件: module
IIC接口E2PROM(AT24C64) 读写VERILOG 驱动源码+仿真激励文件:module i2c_dri    #(      parameter   SLAVE_ADDR = 7'b1010000   ,  //EEPROM从机地址      parameter   CLK_FREQ   = 26'd50_000_000, //模块输入的时钟频率 ...
技术资料 CD40系列CD45系列集成芯片DATASHEET数据手册170个芯片技术手册资料合集: 4000
CD40系列CD45系列集成芯片DATASHEET数据手册170个芯片技术手册资料合集:4000 CMOS 3输入双或非门1反相器.pdf4001 CMOS 四2输入或非门.pdf4002 CMOS 双4输入或非门.pdf4006 CMOS 18级静态移位寄存器.pdf4007 CMOS 双互补对加反相器.pdf4008 CMOS 4位二进制并行进位全加器.pdf4009 CMOS 六缓冲器-转换器（反相）.pdf4010 CMOS ...