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分线器 的查询结果
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可编程逻辑 差分信号PCB布局布线误区
 误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。虽然差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作 ...
可编程逻辑 高速PCB基础理论及内存仿真技术(经典推荐)
第一部分 信号完整性知识基础.................................................................................5第一章 高速数字电路概述.....................................................................................51.1 何为高速电路.................................................................. ...
文章/文档 数字式计时器一般都由震荡器
数字式计时器一般都由震荡器，分频器，译码器及显示几部分组成。其中震荡器和分频器组成标准秒信号发生器，接成各种不同进制的计数器组成计时系统，译码器，显示器组成显示系统，另外一些组合电路组成校时调节系统。
VHDL/FPGA/Verilog 蜂鸣器实验 向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调
蜂鸣器实验
向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调，该实验通过设计一个状
态机和分频器使蜂鸣器发出“多来咪发梭拉西多”的音调。
单片机开发 用8253作为秒定时器
用8253作为秒定时器，每0.1秒8253周期定时中断，8253的OUT0接到8259的IRO端，8259向8086产生中断请求，中断类型号为08H。程序开辟秒、分、小时、寄存器单元，秒寄存器每记数满60，分寄存器值加1，同时秒寄存器清0。分寄存器每记数满60，小时寄存器值加1，同时分寄存器清0。秒、分、小时寄存器中的二进制值转换成BCD码后，送 ...
VHDL/FPGA/Verilog [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][
[VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序 ...
其他书籍 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛
差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。
VHDL/FPGA/Verilog 分频系数为8
分频系数为8，分频输出信号占空比为50 的分频器
VHDL/FPGA/Verilog 1.8421码十进制计数器 2.分频系数为8
1.8421码十进制计数器
2.分频系数为8，占空比为0.5的分频器
3.控制8个二极管的电路
电路图 Quartus分频器设计试验
熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。并利用已经实现的 VHDL 模块文件，采用原理图方法，实现 0-F 计数自动循环显示，频率 10Hz。
此文件中含有试验分析报告和详细的VHDL模块文件及原理图。