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出租车计费器 的查询结果
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VHDL/FPGA/Verilog 用VHDL编写的一个出租车计费器
用VHDL编写的一个出租车计费器，起步6元计2公里，此后每半公里计0.8元，停车等待每2.5分计0.8元。通过仿真，但未下载到CPLD测试
VHDL/FPGA/Verilog 本出租车计费器要实现的功能是出租车按行驶里程收费
本出租车计费器要实现的功能是出租车按行驶里程收费，起步费为7.0元，行驶3公里后再按2元/公里计费，车停时不计费。能预置起步费和每公里收费，并能模拟汽车启动、停止、车速等状态。
汇编语言 比较完整功能的出租车计费器
比较完整功能的出租车计费器，可以分屏显示单价、路程、总价、时间等等，
文件格式 出租车计费器 课程设计报告 详细介绍其工作原理及工作过程
出租车计费器 课程设计报告 详细介绍其工作原理及工作过程
VHDL/FPGA/Verilog 出租车计费器,VHDL实现
出租车计费器,VHDL实现，对学数字逻辑的同学有帮助的。
编译器/解释器 出租车计费系统的设计 2.1 出租车计费器工作原理 实际中出租车的计费工作原理一般分成3个阶段： （1）车起步开始计费。首先显示起步价（本次设计起步费为7.00元）,车在
出租车计费系统的设计
2.1 出租车计费器工作原理
实际中出租车的计费工作原理一般分成3个阶段：
（1）车起步开始计费。首先显示起步价（本次设计起步费为7.00元）,车在行驶3 km以内，只收起步价7.00元。
（2）车行驶超过3 km后,按每公里2.2元计费（在7.00元基础上每行驶1 km车费加2.2元）,车费依次累加。
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VHDL/FPGA/Verilog 出租车计费器系统。起步价
出租车计费器系统。起步价，3km后按1.2元/km计算，当计费器达到20元时，每千米加收50 的车费。车停止和暂停时不计费。
VHDL/FPGA/Verilog 该系统利用VHDL语言、PLD设计出租车计费系统
该系统利用VHDL语言、PLD设计出租车计费系统，以MAX+PLUSⅡ软件作为开发平台，设计了出租车计费器系统程序并进行了程序仿真。使其实现计费以及预置和模拟汽车启动、停止、暂停等功能，并动态扫描显示车费数目。
VHDL/FPGA/Verilog 基于VHDL语言的出租车计费系统设计
基于VHDL语言的出租车计费系统设计，在muxplus上开发实现。实现基本的出租车记费器开发
学术论文 基于FPGA设计的出租车计费系统
毕设基于FPGA设计的出租车计费系统.基于FPGA设计的出租车计费系统