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电子书籍  介绍了一种采用N 先于M 环路滤波器的全数字锁相环的设计实现。这种全数字锁相环采用了N 先于M 环路滤波器

介绍了一种采用N 先于M 环路滤波器的全数字锁相环的设计实现。这种全数字锁相环采用了N 先于M 环路滤波器，可以达到滤除噪声干扰的目的。文中讲述了这种全数字锁相环的结构和工作原理，提出了各单元电路的设计和实现方法，并给出了关键部件的VHDI 代码，最后用FPGA 予以实现。 ...

https://www.eeworm.com/dl/cadence/ebook/479533.html

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VHDL/FPGA/Verilog 全数字锁相环（adpll)的部分源程序代码

全数字锁相环（adpll)的部分源程序代码，是其中最重要的部分。

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技术资料  基于DSP Builder的带宽自适应全数字锁相环的设计与实现

该文档为基于DSP Builder的带宽自适应全数字锁相环的设计与实现总结文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………

https://www.eeworm.com/dl/833324.html

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技术资料  采用用verilog语言编写的全数字锁相环的源代码

采用用verilog语言编写的全数字锁相环的源代码，适合感兴趣的学习者学习，可以提高自己的能力，大家可以多交流哈

https://www.eeworm.com/dl/834319.html

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技术资料  全数字锁相环原程序

很好的全数字锁相环源程序，大家有需要的可以看看

https://www.eeworm.com/dl/840195.html

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学术论文  应用于十万门FPGA的全数字锁相环设计

在过去的十几年间，FPGA取得了惊人的发展：集成度已达到1000万等效门、速度可达到400～500MHz。随着FPGA的集成度不断增大，在高密度FPGA中，芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在，解决时钟延时问题主要使用时钟延时补偿电路。为了消除FPGA芯片内的时钟延时， ...

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学术论文  基于FPGA的全数字锁相环的设计

随着现代集成电路技术的发展，锁相环已经成为集成电路设计中非常重要的一个部分，所以对锁相环的研究具有积极的现实意义。然而传统的锁相环大多是数模混合电路，在工艺上与系统芯片中的数字电路存在兼容问题。因此设计一... ...

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其他  用一片CPLD实现数字锁相环,用VHDL或V语言.rar

用一片CPLD实现数字锁相环,用VHDL或V语言

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教程资料  基于FPGA实现的一种新型数字锁相环

基于FPGA实现的一种新型数字锁相环

https://www.eeworm.com/dl/fpga/doc/17581.html

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教程资料  应用VHDL技术设计嵌入式全数字锁相环路的方法

介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法，详细叙述了其工作原理和设计思想，并用可编程逻辑器件FPGA实现。

https://www.eeworm.com/dl/fpga/doc/17765.html