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倍频电路 的查询结果
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VHDL/FPGA/Verilog 1.高精度数字秒表（0.01秒的vhdl语言实现） 2.具有定时
1.高精度数字秒表（0.01秒的vhdl语言实现）
2.具有定时，暂停，按键随机存储，翻页回放功能；
3.对30M时钟分频产生显示扫描时钟
4.精度高达0.01s,并且可以通过改变主频来更改分频比和记数间隔，可控性高。
5.模块化设计，其中的许多函数可以成为vhdl语言的通用经典例子（包含分频电路设计，动态扫描时钟设计，译码电路设计 ...
FlashMX/Flex源码 使用内部HF振荡器
使用内部HF振荡器，SYSCLK倍频到48MHz，USBCLK也为48MHz
嵌入式/单片机编程 经典的dds发生器ad9851vhdl的并行通信代码
经典的dds发生器ad9851vhdl的并行通信代码，能实现6倍频和正弦波的输出。不好k我。
系统设计方案 VHDL是Very High Speed Integrated Circuit Hardware Description Language的缩写
VHDL是Very High Speed Integrated Circuit Hardware Description Language的缩写，
意思是超高速集成电路硬件描述语言。对于复杂的数字系统的设计，它有独特的作用。它的硬件描述能力强，能轻易的描述出硬件的结构和功能。这种语言的应用至少意味着两种重大的改变：电路的设计竟然可以通过文字描述的方式完成；电子电路可 ...
VHDL/FPGA/Verilog fpga中pll时钟实现的源代码
fpga中pll时钟实现的源代码，可实现倍频或分频
单片机开发 用ds1302与c8051f120的测试程序
用ds1302与c8051f120的测试程序，已通过测试，使用的是外部晶振倍频到90MHz
单片机开发 本示例中使用了一个DCM模块
本示例中使用了一个DCM模块，将输入时钟50MHz，倍频到100MHz，分频到25MHz，不同的频率值通过LED进行演示。
单片机开发 C51语音播放源码 将语音按占空比放出。原语音为8位8KHz
C51语音播放源码
将语音按占空比放出。原语音为8位8KHz，则125us一个字节，现时钟主频近2MHz，周期为0.5us，这样一个字节占250个周期，而字节8位为256，可以近似为256个周期，实验应放在定时器中产生。
如果倍频，每个字节就可以产生两个波形，音质应更好 ...
嵌入式/单片机编程 s3c44b0 的开发板测试的所有源代码及程序！！！汇编代码主要完成系统初始化
s3c44b0 的开发板测试的所有源代码及程序！！！汇编代码主要完成系统初始化，包括：
禁止看门狗；
禁止所有中断；
初始化存储器（包括SDRAM）；
设定锁相环倍频；
使能所有单元模块时钟；
初始化堆栈；
设置中断等等
C语言代码主要是应用代码，包括：
设置使用指令缓存；
修改系统主时钟为32MHz；
IO端口功能、方向设定；
...