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交织器 vhdl 的查询结果
VHDL/FPGA/Verilog VHDL实现循环码编码
VHDL实现循环码编码，设计了三个单元。switch是一个开关，shifter是移位寄存器，encoder是主体。
VHDL/FPGA/Verilog 四位全加器
四位全加器，VHDL语言，max+plusII平台做的
VHDL/FPGA/Verilog 用VHDL语言编写的
用VHDL语言编写的，利用FPGA模拟示双通道波器功能，两个通道各自输入正弦信号，合成“李萨如”图
其他 用vhdl编写的程序
用vhdl编写的程序，任意波形产生器，是一年的电子设计大赛赛题，已经实现。
通讯/手机编程 產生你所需要的FIR濾波器
產生你所需要的FIR濾波器，可以產生VHDL格式之源碼。
通讯编程文档 介绍了Turbo 码的编译码基本原理,在详细研究Log_MAP 算法的基础上,用VC6. 0 编写了状态转移表生成子程序, Turbo 交织表生成子程序和Turbo 码译码程序等几个对Turbo 码
介绍了Turbo 码的编译码基本原理,在详细研究Log_MAP 算法的基础上,用VC6. 0 编写了状态转移表生成子程序,
Turbo 交织表生成子程序和Turbo 码译码程序等几个对Turbo 码进行仿真最重要的函数,并在DSP 上实现了通用的Turbo
码编译码器
VHDL/FPGA/Verilog 台湾人梁奕智写的VHDL编程学习的PPT讲义
台湾人梁奕智写的VHDL编程学习的PPT讲义，里面包括内容有D触发器、寄存器、累加器、计数器、有限状态机等非常有用的内容。
VHDL/FPGA/Verilog vhdl编写
vhdl编写，8b—10b 编解码器设计
Encoder:
8b/10b Encoder (file: 8b10b_enc.vhd)
Synchronous clocked inputs (latched on each clock rising edge)
8-bit parallel unencoded data input
KI input selects data or control encoding
Asynchronous active high reset initializes all logic
Encoded data output
...
VHDL/FPGA/Verilog 伪随机序列发生器的vhdl算法 设计一个伪随机序列发生器
伪随机序列发生器的vhdl算法
设计一个伪随机序列发生器，采用的生成多项式为1+X^3+X^7。要求具有一个RESET端和两个控制端来调整寄存器初值（程序中设定好四种非零初值可选）。