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二进制进位 的查询结果
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汇编语言 设计不带进位与或运算指令的实现
设计不带进位与或运算指令的实现，将汇编语言程序设计，数字逻辑与或运算原理以及计算机组成原理3方面的知识结合到一起利用此软件平台实现连续几个数的不带进位的与或运算， 逻辑运算运算单元的运行过程。
VHDL/FPGA/Verilog 一个超前进位加法器（及其testbench) .v文件
一个超前进位加法器（及其testbench)
.v文件
汇编语言 2.进位制转换C 能将2进制的数转换成其他进制的数。比如十进制 十六进制等
2.进位制转换C 能将2进制的数转换成其他进制的数。比如十进制 十六进制等
其他 不带进位的与或运算的指令实现
不带进位的与或运算的指令实现，构造模型机实现不带进位的与或运算，使用软件HKCPT调试并执行一段程序，了解程序的编译、加载过程。通过微单步，单拍调试，理解模型机中的数据流向。
数学计算 不带进位的逻辑与或运算指令的实现 计算机组成原理课程设计的文档
不带进位的逻辑与或运算指令的实现 计算机组成原理课程设计的文档
汇编语言 程序1使用延时模拟数字钟的显示过程（进位） 程序0使用定时器做的准确的数字钟
程序1使用延时模拟数字钟的显示过程（进位）
程序0使用定时器做的准确的数字钟
VHDL/FPGA/Verilog 利用LMP的20bit counter,比自带的cout进位要快的多。已经同错综合和时序仿真。
利用LMP的20bit counter,比自带的cout进位要快的多。已经同错综合和时序仿真。
VHDL/FPGA/Verilog 超前进位加法器是通常数字设计所必备的
超前进位加法器是通常数字设计所必备的，本程序为32位超前进位加法器
VHDL/FPGA/Verilog 伪随机序列产生器－代进位反馈移位寄存器
伪随机序列产生器－代进位反馈移位寄存器，verilog hdl 原代码。
VHDL/FPGA/Verilog 伪随机序列产生器－filtered 代进位反馈移位寄存器
伪随机序列产生器－filtered 代进位反馈移位寄存器，verilog hdl 原代码。