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数据结构  实现二进制定点运算: 1.定点整数补码加法 2.定点整数补码减法 3.定点小数Booth补码一位乘法 4.定点小数原码一位除法（加减交替法） 5.定点小数补码一位除法（加减交替法）

实现二进制定点运算: 1.定点整数补码加法 2.定点整数补码减法 3.定点小数Booth补码一位乘法 4.定点小数原码一位除法（加减交替法） 5.定点小数补码一位除法（加减交替法） 6.定点小数原码一位乘法 7.定点小数原码两位乘法 8.定点整数原码乘法 9.定点整数原码除法 ...

https://www.eeworm.com/dl/654/144573.html

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其他  转换ASCII码为二进制

转换ASCII码为二进制，十进制，十六进制的码输出

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VHDL/FPGA/Verilog 用Verilog DHL语言编写的一个数字钟程序,除了基本计数,还具有校时,闹钟功能

用Verilog DHL语言编写的一个数字钟程序,除了基本计数,还具有校时,闹钟功能

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数据结构  VC & C++ -> 转换十进制为二进制的CPP程序

VC & C++ -> 转换十进制为二进制的CPP程序，转换效率非常高

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压缩解压  BCD码压缩解压缩BCD码用四位二进制数表示一位十进制数

BCD码压缩解压缩BCD码用四位二进制数表示一位十进制数

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汇编语言  proteus模拟计数试验

proteus模拟计数试验

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文件格式  一种电子计数秤的图纸

一种电子计数秤的图纸，可供网友设计电子秤参考

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matlab例程  用于Monte Carlo仿真的二进制FSK系统

用于Monte Carlo仿真的二进制FSK系统

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网络  Mac下进行二进制文件对比的程序

Mac下进行二进制文件对比的程序

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VHDL/FPGA/Verilog 一种可以完成16位有符号／无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法

一种可以完成16位有符号／无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法，简化了部分积的符号扩展，采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元，整个设计用VHDL语言实现。 ...

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