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乘法器 的查询结果
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VHDL/FPGA/Verilog 使用列表法
使用列表法，VHDL语言实现的基于多项式基的有限域乘法器，用于AES算法等对有限域乘法有要求的算法
其他 Multisim2001软件的仿真电路实例261例
Multisim2001软件的仿真电路实例261例，都是源文件哦，包括一般常见电路及乘法器电路仿真，运放电路仿真，控制电路仿真，数字电路仿真。超值
其他 ALTERA上DE2平台
ALTERA上DE2平台，verilog描述，无符号乘法器，在数码管显示结果。
书籍源码 代码分为两部分：ff_const_mul.v和ff_mul.v
代码分为两部分：ff_const_mul.v和ff_mul.v，从而实现GF乘法器，VERILOG编写
VHDL/FPGA/Verilog 最基本的vhdl運算
最基本的vhdl運算，採用8bit作乘法器，將兩串8bit的值輸入之後進行相乘
VHDL/FPGA/Verilog 绝对好东西
绝对好东西，一个VHDL写的任意宽度通用串行乘法器，以最少的资源实现乘法器功能。
书籍源码 基4-FFT蝶形单元实现
基4-FFT蝶形单元实现，按照FPGA内部的乘法器功能编写的
VHDL/FPGA/Verilog 基于verilog的fir滤波器设计
基于verilog的fir滤波器设计，用的并行结构。在前面基础上加入四级流水（加法器，并行乘法器，乘法结果相加两级），通过验证。