搜索结果
找到约 46,311 项符合
乘法器设计 的查询结果
按分类筛选
其他 veilog实现的状态机乘法器.可以参考
veilog实现的状态机乘法器.可以参考
其他嵌入式/单片机内容 该源码实现了一个8*8位的乘法器
该源码实现了一个8*8位的乘法器，在实现的过程中用到了宏单元
VHDL/FPGA/Verilog 布斯乘法器的VHDL程序,下載後直接解壓縮複製貼上到你的EDATOOL就可以.
布斯乘法器的VHDL程序,下載後直接解壓縮複製貼上到你的EDATOOL就可以.
单片机开发 本系统基于直接数字频率合成技术；以凌阳SPCE061A单片机为控制核心；采用宽带运放AD811和AGC技术使得50Ω负载上峰值达到6V±1V；由模拟乘法器AD835产生调幅信号；由数控电位器程控调制度
本系统基于直接数字频率合成技术；以凌阳SPCE061A单片机为控制核心；采用宽带运放AD811和AGC技术使得50Ω负载上峰值达到6V±1V；由模拟乘法器AD835产生调幅信号；由数控电位器程控调制度；通过单片机改变频率字实现调频信号，最大频偏可控；通过模拟开关产生ASK、PSK信号。系统的频率范围在100Hz～12MHz,稳定度优于10-5，最 ...
驱动编程 12乘12的乘法器 采用adhl语言编写
12乘12的乘法器 采用adhl语言编写
VHDL/FPGA/Verilog 用walsh算法实现的符号数乘法器,asic流片时,可以不用公司的付费乘法器的ip core.
用walsh算法实现的符号数乘法器,asic流片时,可以不用公司的付费乘法器的ip core.
VHDL/FPGA/Verilog 移位相加硬件乘法器,基于FPGA的VHDL语言编写的,含有全部文件
移位相加硬件乘法器,基于FPGA的VHDL语言编写的,含有全部文件
VHDL/FPGA/Verilog ８＊８的乘法器verilog源代码,经过编译仿真的
８＊８的乘法器verilog源代码,经过编译仿真的，绝对真确，对初学者很有帮助
VHDL/FPGA/Verilog 一个用VerilogHDL语言编写的8X8的乘法器
一个用VerilogHDL语言编写的8X8的乘法器
VHDL/FPGA/Verilog 这是我最近买的一套CPLD开发板VHDL源程序并附上开发板的原理图,希望对你是一个很好的帮助!其中内容为:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,
这是我最近买的一套CPLD开发板VHDL源程序并附上开发板的原理图,希望对你是一个很好的帮助!其中内容为:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,四位比较器,7段数码管,i2c总线,lcd液晶显示,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟. ...