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乘法器设计 的查询结果
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VHDL/FPGA/Verilog 在3D图像处理等对运算要求高的领域
在3D图像处理等对运算要求高的领域，高效除法器已成为处理器内必不可少的部件。在分析除法器设计的泰勒级数展开算法基础上，提出了一种新的除法器设计算法。在满足同样精度的情况下，所实现的三级流水线的除法器，与基于泰勒级数展开算法的除法器相比，面积更小，速度更快。 ...
VHDL/FPGA/Verilog 在gf(2^13)中
在gf(2^13)中，固定因子乘法器（基于自然基，0-128）
微处理器开发 msp各个模块源码 如定时器
msp各个模块源码 如定时器，COM，硬件乘法器比较器USART,ADC.
VHDL/FPGA/Verilog 常用经典典型电路
常用经典典型电路，如全加器，乘法器，如何减小资源
VHDL/FPGA/Verilog 8位risc cpu的编写
8位risc cpu的编写，使用quartus软件对其进行写入，里面内置乘法器、除法器等模块
VHDL/FPGA/Verilog 使用列表法
使用列表法，VHDL语言实现的基于多项式基的有限域乘法器，用于AES算法等对有限域乘法有要求的算法
其他 Multisim2001软件的仿真电路实例261例
Multisim2001软件的仿真电路实例261例，都是源文件哦，包括一般常见电路及乘法器电路仿真，运放电路仿真，控制电路仿真，数字电路仿真。超值
其他 ALTERA上DE2平台
ALTERA上DE2平台，verilog描述，无符号乘法器，在数码管显示结果。