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教育系统应用 本系统是一套用于小区物业管理业务的综合系统。利用计算机网络的各种优势
本系统是一套用于小区物业管理业务的综合系统。利用计算机网络的各种优势，根据物业管理原则，对物业小区的各种服务进行统一、规范的管理，本系统实现了计算机对楼房、业主、设备的统计，查询，修改，添加等工作。达到规范化管理的效果，提高工作效率、提升对业主住户服务需求的反应速度，从而全面提高物业管理的水平和服务 ...
OA系统 DELPHI写的OA 包含业务提醒,工资发放,客户满意度分析
DELPHI写的OA 包含业务提醒,工资发放,客户满意度分析
VHDL/FPGA/Verilog 4bit ALU（运算逻辑单元）的设计 给出了此次设计alu的输入输出结构及相应的位数。其中C0是一位的进位输入
4bit ALU（运算逻辑单元）的设计
给出了此次设计alu的输入输出结构及相应的位数。其中C0是一位的进位输入，A和B分别是4位的数据输入，S0、S1、M分别为一位的功能选择输入信号；Cout是一位的进位输出，F是4为的运算结果输出。
其他 程序补充说明：对于时序逻辑
程序补充说明：对于时序逻辑，即always模块的敏感表为沿敏感信号（多为时钟或复位的正沿或负沿），统一使用非阻塞赋值“<=”
Delphi控件源码 DCNF 采用RSOMC(Remote Service Object Method Call)远程服务对象方法调用机制,分层结构实现. 1.网络通信适配层 2.服务对象管理层 3.应用业务层(F
DCNF 采用RSOMC(Remote Service Object Method Call)远程服务对象方法调用机制,分层结构实现.
1.网络通信适配层
2.服务对象管理层
3.应用业务层(For Delphi VCL 组件)
容易学习,灵活的扩展机制.兼容原有的应用开发环境(譬如:VCL DB 控件),
利于旧系统迁移(大部分成熟的应用软件都是C/S结构,其业务功能非常完善,
为了能在 ...
VHDL/FPGA/Verilog EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位
EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器
--- 发送器每隔16 个CLK16 时钟周期输出1 位，次序遵循1位起始位、8位数据位（假定数据位为8位）、1位校验位（可选）、1位停止位。
UART 接收器
--- 串行数据帧和接收时钟是异步的，发送来的数据由逻 ...
VHDL/FPGA/Verilog 四位计数器 计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数
四位计数器
计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
VHDL/FPGA/Verilog 本代码可做为可编程逻辑器件ATF16V8B参考的例子
本代码可做为可编程逻辑器件ATF16V8B参考的例子，实现了各种 与或非逻辑
单片机开发 逻辑加密卡SLE4442的操作C51函数
逻辑加密卡SLE4442的操作C51函数，包含复位响应、密码比较、读写等操作。
文章/文档 关于Mulitis 仿真和编程的的逻辑综合
关于Mulitis 仿真和编程的的逻辑综合