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VHDL/FPGA/Verilog 给出了数字跑表的源代码
给出了数字跑表的源代码，设计了分频模块，实现了真实的时间计数，通过这个工程的训练，能更好的了解Quartus II数字电路开发的过程。
VHDL/FPGA/Verilog 根据交通灯控制器的功能与要求
根据交通灯控制器的功能与要求，将其总体电路分为分频器、信号控制器两个模块。
单片机开发 PWM经过RC滤波产生电压,经过XTR115产生4-20mA电流输出,要点是XTR115的电压输入问题,自身为两线制,+5V输出提供不了较大电流,需要用DCDC,RC滤波采用钽电容和4.7k-4.9k
PWM经过RC滤波产生电压,经过XTR115产生4-20mA电流输出,要点是XTR115的电压输入问题,自身为两线制,+5V输出提供不了较大电流,需要用DCDC,RC滤波采用钽电容和4.7k-4.9k的低温漂电阻能得到较高线形度,PWM输出为AVR单片机16位,模式15,不分频
VHDL/FPGA/Verilog 设计并调试好一个能产生”梁祝”曲子的音乐发生器
设计并调试好一个能产生”梁祝”曲子的音乐发生器，并用EDA实验开发系统（拟采用的实验芯片的型号可选Altera的MAX7000系列的 EPM7128 CPLD ，FLEX10K系列的EPF10K10LC84-3 FPGA， ACEX1K系列的 EP1K30 FPGA，Xinlinx 的XC9500系列的XC95108 CPLD，Lattice的ispLSI1000系列的1032E CPLD）进行硬件验证。
设计思路
根据系统 ...
单片机开发 CONTROL89C51串口控制程序
CONTROL89C51串口控制程序， 输入: 波特率分频系数, 波特率分频常数，主机方式: 控制传输-设置USB配置
其他嵌入式/单片机内容 Holtek单片机源码：此应用示范了使用HT48C10单片机的 16 位定时计数器产生内部中断以实现计时功能。这个应用依靠系统时钟频率作为计时的基准。此处所示的应用使用了 400KHz的系统时钟
Holtek单片机源码：此应用示范了使用HT48C10单片机的 16 位定时计数器产生内部中断以实现计时功能。这个应用依靠系统时钟频率作为计时的基准。此处所示的应用使用了 400KHz的系统时钟，通过内部除四分频产生 100KHz 的定时/计数器时钟。对于一个 16 位的计数器最大计数值为 65536，这将每隔 0.65536 秒产生一个内部中断。但 ...
单片机开发 本例展示了如何利用外设TIM2来产生四路频率不同的信号。 TIM2时钟设置为36MHz
本例展示了如何利用外设TIM2来产生四路频率不同的信号。
TIM2时钟设置为36MHz，预分频设置为2，使用输出比较-翻转模式（Output Compare Toggle Mode）。
TIM2计数器时钟可表达为：TIM2 counter clock = TIMxCLK / (Prescaler +1) = 12 MHz
设置TIM2_CCR1寄存器值为32768，则CC1更新频率为TIM2计数器时钟频率除以CCR1寄存 ...
单片机开发 本例展示了如何设置TIM工作在输出比较-非主动模式（Output Compare Inactive mode）
本例展示了如何设置TIM工作在输出比较-非主动模式（Output Compare Inactive mode），并产生相应的中断。
TIM2时钟设置为36MHz，预分频设置为35999，TIM2计数器时钟可表达为：
TIM2 counter clock = TIMxCLK / (Prescaler +1) = 1 KHz
设置TIM2_CCR1寄存器值为1000， CCR1寄存器值1000除以TIM2计数器时钟频率1KHz，为1000 ...
VHDL/FPGA/Verilog VHDL语言
VHDL语言，动态数码管扫描显示。包含分频程序和扫描键盘程序。
VHDL/FPGA/Verilog 秒表的逻辑结构比较简单
秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。
秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共 ...