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三分频 的查询结果
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可编程逻辑 一种用EPROM实现的天线方位比较电路
本文介绍了实现天线方位码可停在任意角度的实际电路设计，该设计采用数值大小比较器比较模拟天线方位与EPROM全译码送出的二进制数据（即利用拨码开关设定的数据作为控制输入的角度）。当需要比较的数据达到一致时，便控制了模拟天线即555振荡器脉冲到分频计数器的输入，分频计数器停止计数，天线停在拨码开关设定的角度，这 ...
文章/文档 数字式计时器一般都由震荡器
数字式计时器一般都由震荡器，分频器，译码器及显示几部分组成。其中震荡器和分频器组成标准秒信号发生器，接成各种不同进制的计数器组成计时系统，译码器，显示器组成显示系统，另外一些组合电路组成校时调节系统。
VHDL/FPGA/Verilog verilog
verilog，4、5分频器，5分频器占空比3：2
VHDL/FPGA/Verilog EDA中常用模块VHDL程序
EDA中常用模块VHDL程序，不同时基的计数器由同一个外部是中输入时必备的分频函数。分频器FENPIN1/2/3(50分频=1HZ，25分频=2HZ，10分频=5HZ。稍微改变程序即可实现)
驱动编程 //串行驱动led显示
//串行驱动led显示， //一个74hc595位移寄存器驱动三极管驱动led位， //两个74hc595驱动led段，方式位5位x8段x2=10个数码管 //5分频，每次扫描时间位1.25ms //定义特殊符号
单片机开发 ht47r20遥控程序
ht47r20遥控程序，红外线载波输出频率这系统时钟的12分频，当系统频率为480KHZ，载波频率为40KHZ
VHDL/FPGA/Verilog 在数字电路中
在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。
VHDL/FPGA/Verilog 我的学习经验
我的学习经验，一种自适应分频及分频方法的实现，很好用的哦
其他 介绍了基于FPGA的多功能计程车计价器的电路设计。该设计采用了可编程逻辑器件FPGA的ASIC设计
介绍了基于FPGA的多功能计程车计价器的电路设计。该设计采用了可编程逻辑器件FPGA的ASIC设计，并基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程实现了整个系统的控制部分，整个自动控制系统由四个模块构成：秒分频模块、控制模块、计量模块和译码显示模块。该设计不仅仅实现了显示计程车 ...