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因为verilog太像C了，很容易混淆，最后你会发现，你花了大量时间去区分这两种语言，而不是在学习如何使用它。当然，你思维能转得过来，也可以选verilog，毕竟在国内verilog用得比较多。
2022-09-13 18:20:02
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学习使用modelsim，为自己的设计做前仿真和后仿真。是自己的设计更加的方便
2013-06-27 18:00:02
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学习使用modelsim，为自己的设计做前仿真和后仿真。是自己的设计更加的方便
2023-06-22 08:20:03
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我近期计划陆续整理出以下几个方面的学习笔记：初学 ModelSimSE 时被迷糊了几天的若干概念；在 ModelSimSE 中添加 ALTERA 仿真库的详细步骤；用 ModelSimSE
2013-11-05 18:32:02
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我近期计划陆续整理出以下几个方面的学习笔记：初学 ModelSimSE 时被迷糊了几天的若干概念；在 ModelSimSE 中添加 ALTERA 仿真库的详细步骤；用 ModelSimSE
2013-10-13 05:20:01
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关于如何在modelsim中进行设置，使它能对Altera芯片的进行功能及时序仿真。
2013-12-23 12:47:57
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FPGA那些事儿--Modelsim仿真技巧REV6.0，经典Modelsim学习开发设计经验书籍-331页。
2022-05-02 22:30:01
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帮助开发者快速上手ModelSim中的IP核仿真，详细解析仿真库构建流程，提升验证效率，掌握核心调试技巧。适合需要深入理解FPGA仿真流程的工程师。
2026-01-26 17:49:02
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FPGA那些事儿--Modelsim仿真技巧REV1.0
2022-05-18 04:00:02
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新手如何学习FPGA外围硬件电路设计，这个文件很有用
2013-08-14 18:30:01
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新手如何学习FPGA外围硬件电路设计，这个文件很有用
2013-12-22 01:35:03
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如何在QuartusII中使用Modelsim的使用文档，方便仿真
2014-01-18 12:39:02
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该文档为新手如何学习FPGA外围硬件电路设计讲解文档，是一份还算不错的参考文档，感兴趣的可以下载看看，，，，，，，，，，，，，，，，，
2022-09-22 08:40:02
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IP核生成文件：（Xilinx/Altera 同）
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调
2013-10-20 15:20:01
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IP核生成文件：（Xilinx/Altera 同）
IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调
2013-11-02 16:00:01
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文章论述如何将向modelsim中添加仿真库，包括添加xilinx,altera,actel公司的仿真库的方法
2013-12-31 05:19:01
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是一份很好的介绍如何学习FPGA的资料，初学者看了有一定的意义、、、
2025-02-07 15:40:01
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详细的说明了FPGA设计的整个流程\r\nFPGA设计全流程Modelsim>>Synplify.Pro>>ISE
2013-08-09 09:30:02
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modelsim中文学习的ppt,属于电子EDA
2014-01-16 04:43:11
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使用說明對於modelsim的如何操作和使用及安裝的如何安裝
2015-11-26 00:20:01
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