笔者详细的谈论许多在整合里会出现的微妙思路，如：如何
把计数器/定时器整合在某个步骤里，从何提升模块解读性和扩展性。此外，在整合篇
还有一个重要的讨论，那就是 for，while 和 do ... while 等循环。这些都是一些顺
序语言的佼佼者，可是在 Verilog HDL 语言里它们就黯然失色。
整合篇所讨论的内容不单是循环而已，整合篇的第二个重点
专题要点：
1、单片机与ARM等新处理器的价格比较
2、带操作系统与不带操作系统的软件开发的区别
2.1驱动开发的区别
2.2应用程序开发的区别
3示例演示<
FPGA那些事儿--Modelsim仿真技巧REV6.0，经典Modelsim学习开发设计经验书籍-331页。
学习 Verilog HDL 和 FPGA 之间，始终会出现一组群体，他们都是徘徊在学习的边缘。
在他们的心中一直回响着这样的一个问题：“我在学什么，为什么不管我怎么学，我都没
有实感 ... ” 没错这就是初学 Verilog HDL + FPGA 的心声。
在众多的 Verilog HDL 参考书，隐隐约约会会出现这样的一个“建模”。建模在 Verilog