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FPGA那些事儿--TimeQuest静态时序分析REV7.0

写《工具篇

I》不像写《Verilog HDL 那些事儿》系列的笔记一样,只要针对原理和HDL 内容作出

解释即可,虽然《Verilog HDL 那些事儿》夹杂着许多笔者对Verilog

2022-05-02 22:00:01 下载 11 查看 4,701
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Topweaver 1.10

但是一些时候人们依然通过编写HDL代码来实现时钟的分频,以实现特殊的分频系数,可调节的占空比和其它DLL/PLL不容易实现的功能。
2013-07-19 16:20:01 下载 145 查看 1,147
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设计带进位算术逻辑运算单元

设计带进位算术逻辑运算单元,根据74LS181功能表,用Verilog HDL硬件描述语言编程实现ALU181的算术逻辑运算功能,编辑实验原理图,在算术逻辑单元原理图上,将其扩展为带进位的算术逻辑运算单元
2013-12-17 05:54:04 下载 196 查看 1,088
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逻辑设计说明文档模板

附件为Verilog HDL 工程/模块 详细设计报告文档模板,注意文档仅为框架,没有具体事例。

2022-01-07 02:00:02 下载 10 查看 6,978
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Topweaver

但是一些时候人们依然通过编写HDL代码来实现时钟的分频,以实现特殊的分频系数,可调节的占空比和其它DLL/PLL不容易实现的功能。
2024-04-26 18:00:01 下载 9 查看 4,430
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Topweaver 1.10

但是一些时候人们依然通过编写HDL代码来实现时钟的分频,以实现特殊的分频系数,可调节的占空比和其它DLL/PLL不容易实现的功能。
2024-05-07 04:30:01 下载 7 查看 5,351
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SOPC中FPGAIP核配置方案

接着采用自顶向下的IC设计方法,通过Verilog HDL语言编程设计了I2C的主...
2024-05-19 20:20:01 下载 8 查看 8,301
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TOPWEAVER 1.10

但是一些时候人们依然通过编写HDL代码来实现时钟的分频,以实现特殊的分频系数,可调节的占空比和其它DLL/PLL不容易实现的功能。
2014-03-30 12:22:13 下载 95 查看 9,682
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前段时间找到一本书的源代码

虽然不是什么好东东,但如果有朋友遇到这样我这样问题的时候,就可以拿这个东西帮忙了。 运行环境:JDK1.5 或更高。
2014-01-21 12:47:02 下载 137 查看 1,062
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STM32H7的FMC外设在D_Cache使能的情况下运行不正常

下面我们就来看一看到底是什么原因让客户觉得使能DCACHE后FMC就工作不正常了。

2022-02-23 02:00:01 下载 10 查看 1,806
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电工基础知识入门

是什么因素导致电压的高低、电流的大小?为什么会发生由用电引发的火灾?为什么家里几个月没人住,还会产生电费?很多经常听到的,看似简单,又不容易说清的问题,通过本章的学习都会有明确的答案。
2022-09-06 00:30:02 下载 9 查看 2,299
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sony CMOS传感器 IMX178LQJ-C dataSheet

IMX178LQJ-C_Data_Sheet

Description

The IMX178LQJ-C is a diagonal 8.92 mm (Type 1/1.8) CMOS active

2022-06-18 18:10:01 下载 4 查看 5,219
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OPC技术综述

基于微软的OLE(现在的Active X)、COM (部件对象模型)和DCOM (分布式部件对象模型)技术。OPC包括一整套接口、属性和方法的标准集,用于过程控制和制造业自动化系统。
2022-11-19 23:30:02 下载 2 查看 3,367
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VHDL,Verilog,System verilog比较

Many designers and organizationsare contemplating whether they shouldswitch from one HDL to another.
2013-10-16 18:08:01 下载 103 查看 1,161
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基于FPGA实时电话计费器的设计

设计采用Veriiog_HDL硬件语言。
2013-10-28 23:40:01 下载 199 查看 1,117
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基于FPGA实时电话计费器的设计

设计采用Veriiog_HDL硬件语言。
2013-10-14 23:00:01 下载 35 查看 1,246
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VHDL,Verilog,System verilog比较

Many designers and organizationsare contemplating whether they shouldswitch from one HDL to another.
2014-03-03 09:00:19 下载 129 查看 1,082
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课程设计要求设计并用FPGA实现一个数字频率计

≤ ±2 % 系统外部时钟: 1024Hz 测量波形: 方波 Vp-p = 3~5 V 硬件设备:Altera Flex10K10 五位数码管 LED发光二极管 编程语言:Verilog HDL
2013-12-21 16:48:02 下载 189 查看 1,145
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本文首先讨论了以太网介质访问控制MAC的功能和工作过程。接着介绍了以太网MAC芯片的一种设计方案

据此可以用Verilog HDL或VHDL来加以描述,并进一步用FPCA或ASIC来加以实现,也可做成以太网MAC核.
2016-05-29 00:28:01 下载 184 查看 1,071
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一种用于浮点DSP的流水线结构DMA设计

· 摘要:  本文提出了一种用于32位浮点DSP处理器的改进型DMA结构.采用两级数据流水线结构,外设与内部存储器的数据传输速率比原来提高了一倍.使用verilog HDL语言对其进行编码和仿真
2024-06-03 10:20:02 下载 10 查看 8,477
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