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Verilog HDL经典教程，介绍Verilog的语法结构，用Verilog进行数字系统设计的流程及经典案例。
2018-10-13 13:27:38
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2022-09-26 22:50:02
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Verilog HDL教程，以及相应的源码，适用于初学者的学习
2023-02-21 22:10:02
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ALDEC公司的Active-HDL是一个开放型的仿真工具。可支持几乎所有的FPGA/CPLD厂商的产品，设计输入可以原理图或硬件描述语言或有限状态机方式。
2023-02-24 08:40:02
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，于近日宣布Active-HDL最新版本-Active-HDL 8.1，已于2008年09月11日正式上市。Active-HDL是集成VHDL，Verilog，EDIF，System C开发环境。
2023-04-16 17:50:02
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ALDEC公司的Active-HDL是一个开放型的仿真工具。 可支持几乎所有的FPGA/CPLD厂商的产品，设计输入可以原理图或硬件描述语言或有限状态机 方式
2023-06-06 15:50:07
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完整的设计资料，可以使你从软件的设计方面更加的了解硬件描述语言的架构及其设计层次
2023-12-16 07:30:01
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HDL设计风格，初学者的好习惯养成。
2024-01-08 22:10:01
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I2c 接口源码，通过uart 收发查看数据是否正确。
2024-11-06 10:10:01
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资料->【C】嵌入系统->【C2】IC设计与FPGA->【3】其它->【Verilog HDL、VHDL、硬件描述语言】->HDL.rar
2025-01-09 00:00:01
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关于HDL的学习参考，很有用，发出来给大家学习参考用
2025-04-15 01:00:01
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verilog HDL，讲的很全面，适合初学者和有经验者学习
2025-05-06 19:50:01
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hdl语言的教程，内含有 第一节 Verilog简介
第二节 HDL入门指南
第三节 Verilog语言要素
第四节 Verilog中的表达式
第五节 门级电路模型化
第六节
2025-06-21 06:40:02
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本资料可作为学习verilog的入门资料，其中对verilog的各项基本概念都有清晰的介绍
2025-11-18 14:21:27
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ALDEC公司的Active-HDL是一个开放型的仿真工具。 可支持几乎所有的FPGA/CPLD厂商的产品，设计输入可以原理图或硬件描述语言或有限状态机 方式
2014-03-30 12:22:13
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ALDEC公司的Active-HDL是一个开放型的仿真工具。 可支持几乎所有的FPGA/CPLD厂商的产品，设计输入可以原理图或硬件描述语言或有限状态机 方式
2014-03-30 12:22:13
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ALDEC公司的Active-HDL是一个开放型的仿真工具。可支持几乎所有的FPGA/CPLD厂商的产品，设计输入可以原理图或硬件描述语言或有限状态机方式。
2014-03-30 12:22:14
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该代码中有不少关于学习verilog HDL的例子,对初学者有帮助
2013-12-19 10:49:01
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一个检查当前系统中有哪些进程在运行，并且显示对应进程的名称、说明和备注，本工具无需注册、安装。
2017-02-14 10:39:01
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white-space:pre-wrap;background-color:#F8F8F8;">以数字信号处理器(DSP)为核心的实时数字信号处理技术正在迅猛发展，各种类型的DSP分别适应了不同领域的应用要求
2015-06-01 14:20:16
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