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与FIFO连接，可以实现自动连续发送。
2013-12-28 07:03:02
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自己编译和注解的2812的SCI的FIFO收发程序，编译已经通过！
2016-02-24 10:51:01
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在ISE环境下用VHDL写的8*9FIFO
2016-03-05 20:14:01
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通用FIFO的VHDL编程 字深和字长可以自己设计
2016-06-21 10:11:01
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16×4bit的FIFO设计,VHDL语言编的的，能在ISE上仿真出来结果。
2016-07-01 00:52:02
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一个异步的FIFO的VERILOG程序,有测试程序
2016-08-14 00:51:02
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fifo.v
verilog实现的先进先出存储器
2016-08-25 00:11:01
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一个比较经典的用VHDL实现的FIFO论文
2016-09-05 00:16:01
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此程序为存储器常用的FIFO（先入先出），程序中没有指明位宽，这样更适合于初学者进行套用
2016-11-23 20:18:02
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使用spi fifo中断进行接受和cputimer中断里进行发送
2016-12-23 10:01:02
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cy68013的从FIFO方式的通信源代码
2017-01-07 10:41:01
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fpga从FIFO读数据并上传到双口ram中。
2017-04-09 00:30:02
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一个基于VHDL同步FIFO的设计思路的文章，以及一个编译完整的程序。
2014-11-16 12:30:03
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fifo(1-6:1):using ip-code and rd wd interface
2017-05-27 10:07:02
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fifo(1-6:1):using ip-code and rd wd interface
2014-08-08 15:00:23
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fifo(1-6:1):using ip-code and rd wd interface
2017-05-27 10:10:02
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fifo(1-6:1):using ip-code and rd wd interface
2013-12-04 10:44:01
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fifo(1-6:1):using ip-code and rd wd interface
2017-05-27 10:13:02
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fifo(1-6:1):using ip-code and rd wd interface
2014-01-21 12:29:02
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用SmartGen生成一个256*8的大小同步FIFO，并通过串口发送数据初始化FIFO。然后，再通过串口返回到上位机的串口调试程序显示，确认数据是否正确。
2014-01-10 05:25:02
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