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通过Link for Modelsim工具，实现MATAB与Modelsim之间对VHDL代码的联合仿真测试，通过在线逻辑分析工具ChipScope，完成系统的片上测试，并分析系统的性能，证明系统的可实用性
2013-07-01 07:30:01
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本设计使用VHDL描述，在此基础之上采用专门的综合软件对设计进行了综合优化，最后在FPGA(Field Programmable Gate Array)芯片EP1C6上得以实现。
2013-05-25 17:30:01
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采用VHDL和Verilog HDL语言对时分复用模块、信道编解码模块、调制解调模块等进行了模块化设计，并对电路板设计过程中系统的配置和控制、无源滤波器设计、阻抗匹配电路设计等问题进行了详细的讨论，最后对印制电路板进行测试和调试
2013-07-21 04:10:01
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提出了以现场可编程门阵列 (Field Programmable Gate Array，FPGA)为平台的硬件设计实现方案，采用硬件描述语言 (VHSIC Hardware DescriptionLanguage，VHDL
2013-06-20 17:40:01
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本文采用了此设计方法，通过把系统模块化，对各个子模块分别用VHDL硬件描述语言进行描述，并基于QUARTUS II软件开发平台进行综合和仿真，直到达到研究设计要求。
2013-04-24 16:38:43
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本文采用了此设计方法，通过把系统模块化，对各个子模块分别用VHDL硬件描述语言进行描述，并基于QUARTUS II软件开发平台进行综合和仿真，直到达到研究设计要求。
2023-05-29 02:50:03
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本设计使用VHDL描述，在此基础之上采用专门的综合软件对设计进行了综合优化，最后在FPGA(Field Programmable Gate Array)芯片EP1C6上得以实现。
2023-06-11 16:00:14
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为了最大限度地提高谐波检测的速度，算法的实现采用并行的乘法运算单元结构和并行的存储分配方法；A/D采样控制电路、数字锁相环和基-4 FFT处理器等均用VHDL语言实现。
2023-06-12 00:20:04
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我们在设计中采用了层次化、模块化的设计思想，将整个滤波器划分为多个功能模块，利用VHDL语言进行了各个功能模块的设计。
2023-06-12 03:30:08
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利用FPGA器件实现DRFM的控制器和多路采样数据缓冲器，采用硬件描述语言(Very High Speed}lardware Description Language VHDL)实现了DRFM电路的FPGA
2023-06-12 09:20:03
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给出了Qf'SK的调制解调框图、QPSK的SystemView系统仿真、VHDL程序进行调制解调，在OUARTUS上进行仿真。然后设计AD/DA输入输出电路，对短波数字信号进行调制解调。
2023-06-12 13:50:06
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显示屏的网络通信,还分析了RTL8019芯片的工作过程,编写了有关驱动代码.在第五章和第六章中阐述了LED显示屏显示原理和利用FPGA实现LED显示的驱动开发过程,利用占空比法实现LED显示屏的灰度显示,使用VHDL
2023-06-15 08:20:14
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在详细分析了VHDL语言和Verilog语言的特性后，选择Verilog HDL语言作为CPRI协议实现的开发工具。
2023-06-26 16:50:03
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根据FPGA的特点，对算法进行了优化，通过VHDL语言编写程序，最终取得了较满意的效果。
2023-06-27 16:30:13
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最后用VHDL语言对基带处理器中的核心部件数FFT部件进行了IP模块化设计。模块实现了标准化、参数化。不仅可以用在无线局域网系统中，同时也可以应用于其他采用OFDM技术的传输系统中。
2023-09-02 05:20:01
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包括硬件电路方案设计(包括模拟部分、数字部分以及其它硬件接口电路的设计)以及系统中可编程逻辑器件的硬件逻辑设计，采用VHDL语言对CPLD进行逻辑设计。
2023-09-11 23:20:02
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软件设计包括在Quartus II中用VHDL语言生成的位置检测模块、电机控制模块和PID调节器的IP核以及在SOPC Builder中实现Nios II软核和外围IP核的定制和控制软件的设计。
2023-09-12 07:10:01
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在理论分析和仿真的基础上，论文设计了基于TMS320F2812 DSP的控制系统，并结合原理图介绍了各模块运行原理；重点分析了如何利用CPLD来实现时序控制的功能，并给出了VHDL设计的程序和仿真结果。
2023-09-21 17:10:01
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本文所设计的位置预估模块、SPWM模块和SVPWM模块是用VHDL语言描述，并经QUARTUS II软件编译、适配、布局布线和仿真后，最终在Altera的低成本系列FPGA(ACEXlK)上实现的；具有执行速度快
2023-09-24 01:40:01
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最后，运用VHDL语言在ISE10.1环境下完成了LDPC码基于二阶编码算法的编码器和基于最小和算法的译码器的FPGA设计。 @@ (3)论文通过对译码器结构的改进提高了译码器的性能和效率。
2023-09-26 15:50:01
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